ADC - AC ERRORS (2) 실제 ADC에서의 잡음

아키텍처와 관계없이 (내장형 샘플 앤 홀드를 포함하는) 실제 샘플링 ADC는 그림 2.45에 나타난 바와 같이 수많은 잡음 및 왜곡 소스를 가지고 있습니다.

 

광대역 아날로그 프론트엔드 버퍼는 광대역 잡음, 비선형성, 그리고 유한한 대역폭 특성을 갖습니다.

 

SHA(샘플 앤 홀드 증폭기)는 추가적인 비선형성, 대역 제한(Bandlimiting), 그리고 애퍼처 지터(Aperture jitter)를 유발합니다.

 

ADC의 실제 양자화기(Quantizer) 부분은 양자화 잡음과 더불어 적분 및 미분 비선형성(INL 및 DNL)을 발생시킵니다.

 

본 논의에서는 ADC의 연속적인 출력 데이터가 길이 M인 버퍼 메모리에 저장되고, FFT 프로세서가 주파수 스펙트럼 출력을 제공한다고 가정합니다.

 

또한, FFT 산술 연산 자체는 ADC에 비해 무시할 만한 수준의 에러만을 유발한다고 가정합니다. 그러나 출력 노이즈 플로어를 검토할 때는 (M에 의존적인) FFT 프로세스 이득을 반드시 고려해야 합니다.

 

블록별 핵심 해설 (에러의 빌드업 과정)

이 그림의 본질은 "우리가 FFT 화면에서 보는 노이즈 잔디밭과 왜곡 칼날(Spurs)들이 사실은 여러 블록의 에러가 합산된 결과물"임을 아키텍처 관점에서 추적하는 것입니다.

1단계: 버퍼(BUFFER) — 아날로그의 한계

신호가 칩 내부로 들어오자마자 첫 장벽을 만납니다. 트랜지스터로 만든 증폭기(버퍼)는 완벽하게 일직선으로 신호를 증폭하지 못하므로 선형성이 깨져 왜곡(Distortion)이 묻어나고, 원치 않는 광대역 열잡음(Noise)이 베이스로 깔립니다.

2단계: 샘플 앤 홀드(SHA) — 타이밍의 한계

클록(f_s) 주파수에 맞춰서 스위치를 껐다 켜며 전압을 캡처하는 방입니다. 이때 클록이 스위치를 닫는 찰나의 타이밍이 아주 미세하게 흔들리는 애퍼처 지터(Aperture Jitter)가 터집니다. 신호가 빠르게 출렁이는 고주파 신호일수록 이 아주 작은 타이밍 오차가 거대한 전압 오차로 직결되어, 시스템의 전체 AC 성능을 크게 갉아먹습니다.

3단계: 인코더(ENCODER) — 디지털 격자의 한계

잡음과 지터가 묻은 전압을 드디어 모눈종이 계단 위로 매핑합니다. 여기서 우리가 배운 이론적 반올림 소음인 양자화 잡음이 확정적으로 더해집니다. 게다가 공정 미스매치로 인해 계단 격자가 미세하게 삐뚤빼뚤하면 DNL/INL 왜곡까지 추가로 붙게 됩니다.

4단계: 테스트 시스템(TEST SYSTEM) — 현미경의 착시

이렇게 오염된 최종 디지털 데이터 M개를 모아서 FFT 컴퓨터에 집어넣습니다.

이때 하단 붉은 글씨로 적힌 PROCESSING GAIN = 10log_{10}(M/2)이 매우 중요합니다.

컴퓨터의 디지털 믹싱 연산 오차(Round off error)는 칩 에러에 비하면 0에 가까워 무시해도 되지만, FFT가 주파수를 M/2개로 쪼개어 담는 성질 때문에 화면상에서는 실제 칩이 가진 진짜 노이즈 바닥보다 눈금이 훨씬 아래로 푹 꺼져서 보이게 됩니다. 설계자는 이 쪼개기 효과(프로세스 이득)를 역산해야만 칩 고유의 아날로그 에러 성분들을 정확하게 발라낼 수 있습니다.