세미캉 님의 블로그

Interleaved ADCs (3)

20.3 전하 공유 및 채널 간 크로스토크 (Charge Sharing and Interchannel Crosstalk)그림 20.21(a)에 표시된 4채널 프런트엔드를 고려해 보겠습니다. 여기서 R_buf는 전단 버퍼의 출력 저항을 모델링한 것이며, 클록들은 T_CK / 4 와 동일한 중첩(overlap) 시간을 갖습니다.커패시터 C₁은 t = t₁에서 V_in을 획득(샘플링)하기 시작하지만, t = t₂가 되면 C₂ 역시 노드 X로 스위칭되어 함께 연결됩니다. 즉, C₁의 샘플링 동작은 t₂부터 t₃ 구간 동안 방해를 받게 되며, 특히 C₂가 이전 주기(cycle)로부터 현재의 V_in 값과 큰 차이가 나는 전압을 물려받아(남겨) 갖고 있는 경우 이러한 방해는 더욱 심해집니다. 그림 20.21(b)는..

20.2 미스매치의 영향 (Effect of Mismatches)그림 20.3(b)에서 상기해 보았듯이, 각 인터리브드 채널은 입력을 나이퀴스트 레이트(Nyquist rate)보다 낮은 클록 주파수로 샘플링하기 때문에 개별적으로는 심한 앨리어싱(aliasing)을 겪을 수 있습니다. 그럼에도 불구하고, 이 성분들이 완벽하게 일치한다면 Y₁(f)와 Y₂(f)를 더함으로써 ±f_CK 주변에 중심을 둔 앨리어싱 복제본(aliased replicas)들을 제거할 수 있습니다. 그렇지 않다면 상쇄(cancelation)가 불완전해져 원하는 신호가 오염(왜곡)됩니다.인터리브드 채널들 간의 오프셋(offset), 이득(gain), 그리고 위상(phase) 미스매치는 정현파(sinusoid) 또는 랜덤 입력을 인가하여..

속도를 높이면서 전력과의 트레이드오프를 완화할 수 있는 또 다른 접근 방식은 "시간 인터리빙(time interleaving)", 줄여서 "인터리빙(interleaving)"이라는 개념을 활용하는 것입니다. 모든 나이퀴스트 레이트(Nyquist-rate) 아키텍처에 적용 가능한 이 아이디어는 성능을 대폭 끌어올려 주며, 오늘날 매우 널리 사용되고 있습니다. 본 장에서는 기본적인 인터리빙 개념과 그 장점들을 시작으로, 시간 도메인과 주파수 도메인 양쪽 모두에서 이 회로의 동작 특성을 살펴봅니다. 그다음 채널 간 미스매치(interchannel mismatches) 문제를 다룹니다. 이어서 다양한 인터리빙 테크닉들과 여러 미스매치 캘리브레이션(calibration, 보정) 기법들을 살펴봅니다. 마지막으로 인..

14.2.6 차동 바텀 플레이트 샘플링 ADC (Differential Bottom-Plate-Sampling ADC)그림 14.19(a)의 싱글엔디드 SAR 구조는 차동 입력 신호를 수용할 수 있도록 수정될 수 있습니다. 세부 사항을 살펴보기 전에, 우리는 이진 탐색(binary search) 알고리즘을 상기할 필요가 있습니다. 그림 14.2(a)의 루프는 MSB를 결정하기 위해 먼저 V_in과 V_REF/2를 비교했던 반면, 차동 동작에서는 (V+_in - V-_in)을 0과 비교해야 합니다. 이 결과를 얻은 후에는 입력의 차이를 +(V+_REF - V-_REF)/2 또는 -(V+_REF - V-_REF)/2 등과 비교하게 됩니다.그림 14.25(a)는 3비트 차동 구현을 보여줍니다. 바텀 플레이트(..

14.2.4 차동 톱 플레이트 샘플링 ADC (Differential Top-Plate-Sampling ADC)우리는 일반적으로 완전 차동(fully-differential) 동작을 선호하므로, 그림 14.14(a)의 ADC 구조를 이에 맞게 수정해야 합니다. 비교기의 판정 결과에 따라 커패시터 바텀 플레이트(하부 전극)가 V_REF/2에서 0 또는 V_REF로 스위칭되었던 것을 상기해 봅시다.그림 14.17에 나타난 바와 같이, 차동 구조로의 변환은 비교적 직관적입니다. 두 개의 커패시터 DAC가 각각의 입력인 V+_in과 V-_in을 샘플링하고, 바텀 플레이트들은 V_CM에서 V+_REF 또는 V-_REF로 스위칭됩니다. V_CM 값은 대략 V+_REF와 V-_REF의 중간에 위치합니다. 이 경우 비..

14.2 전하 재분배 SAR ADC (Charge Redistribution SAR ADCs)14.2.1 CDAC을 사용하는 SAR ADC (SAR ADCs with CDACs)커패시터 DAC(CDAC)의 무(無)정적 전력 소모(zero static power consumption) 특성은 이를 SAR ADC에 매우 매력적인 요소로 만들어 줍니다. 그림 14.9는 이러한 구조를 개념적으로 보여줍니다. 동작 방식은 앞 절들에서 다룬 일반적인 루프와 유사합니다. 즉, 로직이 DAC의 최상위 비트(MSB)를 1로 설정하여 V_DAC = V_REF/2를 생성한 다음 비교기에 클록이 인가됩니다. 이러한 탐색 과정은 V_DAC이 입력 전압에 가깝게 정착(settling)할 때까지 계속됩니다. SAR 로직 출력은 이..

20세기 중반에 발명된 "축차 비교 레지스터(successive approximation register, SAR)" ADC는 2000년대 초반에 다시금 주목받기 시작했으며, 잠재적으로 낮은 전력 소모 덕분에 널리 쓰이게 되었습니다. 본 장에서는 SAR ADC 설계의 기본 원리를 다룹니다. 우리는 아날로그 신호를 양자화하는 수단으로서 "이진 탐색(binary search)"의 개념부터 시작하여, 이를 바탕으로 기본적인 SAR 토폴로지를 발전시켜 나갈 것입니다. 그런 다음 가장 대중적인 형태, 즉 커패시터 DAC(CDAC)를 사용하는 구조를 살펴봅니다. 특히, 톱 플레이트 샘플링(top-plate sampling) 또는 바텀 플레이트 샘플링(bottom-plate sampling) 방식을 사용하는 이 구..

이 장에서는 저항 래더 DAC(RDAC)를 분석합니다. 먼저 기본 구조부터 시작하여 속도 및 정밀도 한계를 살펴봅니다. 그런 다음 차동(differential) 구현 방식을 다룹니다. 이어서 공정 기울기(gradients)와 무작위 불일치(random mismatches)의 영향뿐만 아니라 "기준 전압 바운스(reference bounce)" 문제 및 이를 완화하는 방법들을 살펴봅니다. 9.1 기본 구조 (Basic Structures)DAC의 출력은 A_out = α * D_in 으로 표현된다는 점을 상기해 봅시다. 여기서 α는 A_out의 물리적 단위(차원)와 풀스케일 범위를 결정합니다. 출력 전압의 경우, 우리는 적절한 풀스케일 값인 V_REF를 선택하고 이를 세분화하여 α를 얻을 수 있으며, 이는..

본 논문은 Set-and-Down 커패시터 스위칭 기법을 적용한 10-bit 50MS/s SAR ADC를 보고합니다. 기존 방식 대비 평균 스위칭 에너지를 약 81% 절감했습니다. 1.2V 공급 전압 및 50MS/s 동작 조건에서 0.92mW를 소모하고 52.78dB의 SNDR을 달성하여 52fJ/conversion-step의 FOM(성능 지수)을 얻었습니다. 0.13µm 1P8M CMOS 공정으로 제작되었으며, 0.075mm²의 액티브 면적만을 차지합니다.기존의 SAR ADC에서 주요 전력 소모원은 디지털 제어 회로, 비교기, 그리고 DAC 커패시터 어레이입니다. 디지털 전력 소모는 공정 미세화에 따라 자연스럽게 감소하지만, 비교기와 커패시터 네트워크의 전력은 소자 미스매치 및 노이즈 한계로 인해 줄이..

DAC는 독립된 단독 회로로 사용되거나 ADC의 핵심 구성 요소(building block)로 활용됩니다. 디스플레이에 이미지나 비디오를 전달하는 DAC가 전자의 대표적인 예입니다. 일부 설계 원칙은 두 유형의 DAC 모두에 적용되지만, 적용되지 않는 원칙들도 있습니다.8.1 Basic ConceptsDAC는 디지털 입력 Dᵢₙ을 아날로그 출력 Aₒᵤₜ으로 변환합니다 (그림 8.1).Aₒᵤₜ = αDᵢₙ (8.1)출력(아날로그) LSB는 ΔA_LSB로, "풀 스케일(full scale, 최댓값)"은 A_FS로 표기합니다. 계수 α는 무차원 수치인 Dᵢₙ을 Aₒᵤₜ에 맞는 적절한 차원(단위)으로 변환하기 위해 필요합니다. 예를 들어 Aₒᵤₜ이 전류량이라면 다음과 같이 나타낼 수 있습니다.Aₒᵤₜ = I_R..