세미캉 님의 블로그

14.2.6 차동 바텀 플레이트 샘플링 ADC (Differential Bottom-Plate-Sampling ADC)그림 14.19(a)의 싱글엔디드 SAR 구조는 차동 입력 신호를 수용할 수 있도록 수정될 수 있습니다. 세부 사항을 살펴보기 전에, 우리는 이진 탐색(binary search) 알고리즘을 상기할 필요가 있습니다. 그림 14.2(a)의 루프는 MSB를 결정하기 위해 먼저 V_in과 V_REF/2를 비교했던 반면, 차동 동작에서는 (V+_in - V-_in)을 0과 비교해야 합니다. 이 결과를 얻은 후에는 입력의 차이를 +(V+_REF - V-_REF)/2 또는 -(V+_REF - V-_REF)/2 등과 비교하게 됩니다.그림 14.25(a)는 3비트 차동 구현을 보여줍니다. 바텀 플레이트(..

14.2.4 차동 톱 플레이트 샘플링 ADC (Differential Top-Plate-Sampling ADC)우리는 일반적으로 완전 차동(fully-differential) 동작을 선호하므로, 그림 14.14(a)의 ADC 구조를 이에 맞게 수정해야 합니다. 비교기의 판정 결과에 따라 커패시터 바텀 플레이트(하부 전극)가 V_REF/2에서 0 또는 V_REF로 스위칭되었던 것을 상기해 봅시다.그림 14.17에 나타난 바와 같이, 차동 구조로의 변환은 비교적 직관적입니다. 두 개의 커패시터 DAC가 각각의 입력인 V+_in과 V-_in을 샘플링하고, 바텀 플레이트들은 V_CM에서 V+_REF 또는 V-_REF로 스위칭됩니다. V_CM 값은 대략 V+_REF와 V-_REF의 중간에 위치합니다. 이 경우 비..

14.2 전하 재분배 SAR ADC (Charge Redistribution SAR ADCs)14.2.1 CDAC을 사용하는 SAR ADC (SAR ADCs with CDACs)커패시터 DAC(CDAC)의 무(無)정적 전력 소모(zero static power consumption) 특성은 이를 SAR ADC에 매우 매력적인 요소로 만들어 줍니다. 그림 14.9는 이러한 구조를 개념적으로 보여줍니다. 동작 방식은 앞 절들에서 다룬 일반적인 루프와 유사합니다. 즉, 로직이 DAC의 최상위 비트(MSB)를 1로 설정하여 V_DAC = V_REF/2를 생성한 다음 비교기에 클록이 인가됩니다. 이러한 탐색 과정은 V_DAC이 입력 전압에 가깝게 정착(settling)할 때까지 계속됩니다. SAR 로직 출력은 이..

20세기 중반에 발명된 "축차 비교 레지스터(successive approximation register, SAR)" ADC는 2000년대 초반에 다시금 주목받기 시작했으며, 잠재적으로 낮은 전력 소모 덕분에 널리 쓰이게 되었습니다. 본 장에서는 SAR ADC 설계의 기본 원리를 다룹니다. 우리는 아날로그 신호를 양자화하는 수단으로서 "이진 탐색(binary search)"의 개념부터 시작하여, 이를 바탕으로 기본적인 SAR 토폴로지를 발전시켜 나갈 것입니다. 그런 다음 가장 대중적인 형태, 즉 커패시터 DAC(CDAC)를 사용하는 구조를 살펴봅니다. 특히, 톱 플레이트 샘플링(top-plate sampling) 또는 바텀 플레이트 샘플링(bottom-plate sampling) 방식을 사용하는 이 구..

이 장에서는 저항 래더 DAC(RDAC)를 분석합니다. 먼저 기본 구조부터 시작하여 속도 및 정밀도 한계를 살펴봅니다. 그런 다음 차동(differential) 구현 방식을 다룹니다. 이어서 공정 기울기(gradients)와 무작위 불일치(random mismatches)의 영향뿐만 아니라 "기준 전압 바운스(reference bounce)" 문제 및 이를 완화하는 방법들을 살펴봅니다. 9.1 기본 구조 (Basic Structures)DAC의 출력은 A_out = α * D_in 으로 표현된다는 점을 상기해 봅시다. 여기서 α는 A_out의 물리적 단위(차원)와 풀스케일 범위를 결정합니다. 출력 전압의 경우, 우리는 적절한 풀스케일 값인 V_REF를 선택하고 이를 세분화하여 α를 얻을 수 있으며, 이는..

본 논문은 Set-and-Down 커패시터 스위칭 기법을 적용한 10-bit 50MS/s SAR ADC를 보고합니다. 기존 방식 대비 평균 스위칭 에너지를 약 81% 절감했습니다. 1.2V 공급 전압 및 50MS/s 동작 조건에서 0.92mW를 소모하고 52.78dB의 SNDR을 달성하여 52fJ/conversion-step의 FOM(성능 지수)을 얻었습니다. 0.13µm 1P8M CMOS 공정으로 제작되었으며, 0.075mm²의 액티브 면적만을 차지합니다.기존의 SAR ADC에서 주요 전력 소모원은 디지털 제어 회로, 비교기, 그리고 DAC 커패시터 어레이입니다. 디지털 전력 소모는 공정 미세화에 따라 자연스럽게 감소하지만, 비교기와 커패시터 네트워크의 전력은 소자 미스매치 및 노이즈 한계로 인해 줄이..

DAC는 독립된 단독 회로로 사용되거나 ADC의 핵심 구성 요소(building block)로 활용됩니다. 디스플레이에 이미지나 비디오를 전달하는 DAC가 전자의 대표적인 예입니다. 일부 설계 원칙은 두 유형의 DAC 모두에 적용되지만, 적용되지 않는 원칙들도 있습니다.8.1 Basic ConceptsDAC는 디지털 입력 Dᵢₙ을 아날로그 출력 Aₒᵤₜ으로 변환합니다 (그림 8.1).Aₒᵤₜ = αDᵢₙ (8.1)출력(아날로그) LSB는 ΔA_LSB로, "풀 스케일(full scale, 최댓값)"은 A_FS로 표기합니다. 계수 α는 무차원 수치인 Dᵢₙ을 Aₒᵤₜ에 맞는 적절한 차원(단위)으로 변환하기 위해 필요합니다. 예를 들어 Aₒᵤₜ이 전류량이라면 다음과 같이 나타낼 수 있습니다.Aₒᵤₜ = I_R..

3.6 Differential Sampling기초 아날로그 설계 시 배운 바와 같이, 일반적으로 차동 동작(differential operation)이 더 선호됩니다. 이러한 맥락에서 그림 3.29(a)에 나타난 차동 샘플링 회로를 구성해 봅니다.여기서 V_{in1}과 V_{in2}는 차동 방식으로 변화하며 동일한 공통 모드(common-mode, CM) 레벨을 가지며, V_{out1}과 V_{out2} 역시 마찬가지입니다. V_{in1} = V_0 + V_1 * cos ω_1 * t 이고 V_{in2} = V_0 - V_1 * cos ω_1 * t 라고 가정해 봅시다. 차동 동작의 가장 명확한 장점은 V_{out1} - V_{out2}가 제공하는 전체 스윙(swing) 폭이 각 단동(single-end..

3.2 Basic Sampling Circuits우리는 MOS 소자(MOS devices)를 사용하여 샘플링 회로를 구현하고자 합니다. 기초 아날로그 설계 시 배운 내용을 떠올려보면, deep-triode region에서 동작하는 NMOS 트랜지스터는 다음과 같은 값의 저항처럼 동작합니다.여기서 μ_n은 전자 이동도(electron mobility)를 나타내고, C_{ox}는 단위 면적당 게이트 산화막 커패시턴스(gate oxide capacitance per unit area)를 나타냅니다.만약 포화 영역(saturation region)에 있다면, 트랜지스터는 다음과 같은 크기의 전류를 흘려보냅니다.여기서 우리는 단면적 제곱 법칙(simple square-law) 소자를 가정하였으며, 채널 길이 변조..

샘플링의 일반적 개념과 수학적 정식화(mathematical formulation)부터 시작합니다. 이어 샘플링 스위치로서 MOS 트랜지스터의 동작을 살펴보고, 이들이 지닌 비이상적 특성(imperfections)을 분석합니다. 마지막으로 부트스트랩(bootstrapped) 샘플링 회로에 대해 심도 있게 다루며 장을 마무리합니다.3.1 Basic Sampling Concepts3.1.1 Ideal Sampler샘플러는 일반적으로 연속 시간 파형(continuous-time waveform)을 이산 시간 신호(discrete-time signal)로 변환합니다.그림 3.1(a)에 나타난 바와 같이, "이상적인" 샘플러는 입력 신호에 임펄스 열(train of impulses)을 단순히 곱하는 방식으로 동작..