전계효과 트랜지스터(FET)는 1950년대부터 특히 아날로그 신호용 스위치로 사용되어 왔습니다. 아날로그 샘플링 기술의 도입 초기에는 이러한 소자들이 입력 전압에 의존하는 온-저항(on-resistance) 특성을 나타내며, 이로 인해 왜곡(distortion)이 발생한다는 사실이 발견되었습니다.
이 문제는 입력 및 출력의 전압 스윙이 큰 상황에서도 스위치의 온-저항 변화를 최소화하는 회로 기술인 '부트스트래핑(bootstrapping)'을 통해 해결할 수 있습니다. 본 글에서는 부트스트랩 스위치(bootstrapped switch) 토폴로지를 살펴보고, 나노미터 공정 설계에서 이 기술이 갖는 역할과 중요성을 알아봅니다.
Brief History
스위치의 온-저항(on-resistance)을 비교적 일정하게 유지하기 위해, 우리는 입력 전압이 변하더라도 스위치의 게이트-소스 전압을 고정하고자 합니다.
1966년에 출원된 특허 [1]에서 러셀(Russell)은 그림 1에 표시된 회로를 제안했습니다. 이 회로에서는 P타입 소스 팔로워(source follower) 15가 입력 전압을 비교적 일정한 크기인 |V_GS15|만큼 위로 시프트(shift)하고, 이 전압으로 N타입 스위치 10의 게이트를 구동합니다.
따라서 게이트-소스 전압은 다음과 같이 결정됩니다.
결과적으로 이 스위치는 선형 저항처럼 동작하게 됩니다. 여기서 소스 팔로워의 역할은 V_GS15를 설정해 주는 배터리로 볼 수 있습니다.
배경: 왜 게이트-소스 전압(V_GS)을 고정해야 할까?
MOSFET 스위치가 켜졌을 때의 온-저항(R_on) 공식은 대략 다음과 같습니다.
- 문제점: 만약 게이트 전압(V_G)을 그냥 전원 전압(V_DD)으로 고정해 두면, 입력 전압(V_in)이 변할 때 게이트-소스 전압(V_GS = V_DD - V_in)도 함께 변해버립니다.
- 결과: 입력 전압이 커질수록 V_GS가 작아져서 온-저항 R_on이 급격히 증가합니다. 스위치 저항이 입력에 따라 출렁거리니 신호가 왜곡(Distortion)될 수밖에 없습니다.
- 해결책: 입력(V_in)이 아무리 변하더라도, V_GS를 항상 일정한 값으로 꽉 붙잡아 두자!는 것이 이 회로의 목표입니다.
V_in과 스위치의 게이트 사이를 "연속 시간(continuous-time)"으로 레벨 시프트(전압 이동) 시키는 아이디어는 1970년대에 인기를 얻었으며, Russell의 특허와 유사한 형태로 다른 특허들[2], [3]에도 등장했습니다.
하지만 아날로그 CMOS 회로에 점점 더 많은 스위치가 사용됨에 따라, 레벨 시프트 회로에서 소모되는 전력이 문제가 되었습니다.(이 레벨 시프트 회로는 여러 스위치가 공유할 수 없기 때문에 전력 낭비가 컸습니다.)
또한, 전원 전압이 점차 낮아지면서(scaled down), 소스 폴로워(source follower)와 그 바이어스 전류원(bias current source)이 차지하는 전압 헤드룸(voltage headroom) 때문에 허용되는 입력 신호의 범위가 제한되었습니다.
정적 전력(static power)을 전혀 소모하지 않으면서도 더 다재다능한 "수동형(passive)" 레벨 시프트 구조를 고안해야 할 때가 온 것입니다. 미리 충전된 커패시터(precharged capacitor)를 이용해 레벨 시프트용 배터리를 구현한다는 개념은 문헌 [4]에서 처음 찾아볼 수 있습니다.
이후 여러 수정안[5], [6]이 뒤따랐고, 2001년 문헌 [7]에 묘사된 토폴로지(회로 구조)에서 그 정점을 찍었으며, 바로 이것이 우리가 이 글에서 공부할 내용의 기초가 됩니다.
Switch Nonidealities
나노미터 공정의 MOS 스위치들은 여러 가지 불완전한 특성을 겪지만, 여기서는 부트스트래핑(bootstrapping)을 통해 완화할 수 있는 두 가지 문제에 집중하겠습니다.
Figure 2(a)의 간단한 회로를 보면, 스위치 M_1이 켜져 있을 때 클럭(CK)은 V_DD에 연결되어 있습니다. 이로 인해 발생하는 온저항(on-resistance, R_on)은 대략 다음과 같습니다.
입력 전압인 V_in이 V_DD - V_TH에 가까워짐에 따라 R_on → ∞ 가 되기 때문에, 입력으로 받을 수 있는 전압 범위가 매우 제한적입니다. 이 상황을 해결하기 위해 Figure 2(b)에 표시된 상보형(complementary) 구조를 사용할 수 있으며, 여기서는 M_2(PMOS)가 더 높은 입력 전압 레벨을 처리해 줍니다.
하지만 MOS의 비이상적인 특성(특히 채널 내 수직 전계에 의한 이동도 저하 현상) 때문에, 이 구조의 전체 온저항 역시 V_in의 변화에 따라 여전히 크게 변동합니다. Figure 2(c)는 이러한 변동을 최소화하기 위해 (W/L)_1 = 5μ m / 40n m 및 (W/L)_2 = 25μ m / 40n m로 설정한 예시 그래프입니다.
온저항 R_on이 거의 7배 가까이 변하게 되면 Figure 2(b) 회로의 위상 천이(phase shift)를 변조시키게 되고, 이는 커패시터 C_1 양단에 나타나는 신호를 왜곡 시킵니다. 이 현상은 입력 신호를 V_in(t) = V_0 + V_0 cos ω_in(t) 로 두고, 출력 신호를 다음과 같이 근사해 보면 확인할 수 있습니다.
수직 전계에 의한 이동도 저하(Mobility Degradation) 때문입니다. 소자가 미세화될수록 게이트 쪽에서 누르는 힘(수직 전계)이 세져서 전자나 정공이 뻘밭을 걷는 것처럼 느려집니다. 최적의 W/L 비율을 맞춰도 저항이 최대 7배나 널뛰기를 한다는 겁니다.
저항이 변하는 게 왜 치명적인가? (수식 1, 2 해설)
스위치의 저항 R_on과 샘플링 커패시터 C_1은 일종의 RC Low-Pass Filter를 만듭니다.
필터를 통과한 신호는 필연적으로 위상 지연(Phase Shift, 시간이 밀림)이 발생하는데, 그 지연값이
- 진짜 문제: R_on이 고정된 값이라면 그냥 신호가 전체적으로 똑같이 밀리니까 문제가 안 됩니다.
- 하지만 V_in에 따라 R_on이 바뀐다면? 신호의 전압이 높을 때와 낮을 때 통과하는 속도(지연시간)가 달라집니다. 전압마다 도착하는 시간이 다르니, 파형의 모양이 찌그러지게 됩니다(Harmonic Distortion).
수식 (2)는 수식 (1)을 테일러 급수 등으로 근사(Approximation)한 것인데, 복잡하게 볼 것 없이 맨 마지막 항
에 주목하면 됩니다.
원래 신호(cos) 말고 이상한 에러 성분(sin)이 추가로 생겼는데, 이 에러의 크기가 R_on에 비례합니다. 즉, R_on이 흔들리면 에러의 크기도 계속 흔들리면서 치명적인 왜곡을 만들어낸다는 뜻입니다.
여기서 신호 감쇠는 무시되며, 위상 천이(phase shift)는 1 rad보다 훨씬 작다고 가정합니다. 주기적인 입력 신호에 대해 온-레지스턴스(R_on) 역시 주기적으로 변하므로 푸리에 급수(Fourier series)로 전개할 수 있습니다. 실제로 그림 2(c)에 나타난 대략 대칭적인 거동은 입력 신호가 한 주기 도는 동안 R_on은 두 주기를 완료함을 시사합니다.
R_on의 푸리에 급수를
로 표현하면, 다음과 같은 출력 식을 얻게 됩니다. (식 3 참조)
출력에서 3차 고조파(third harmonic)의 진폭은
이 되며, 이를 1차 고조파(기본 신호)로 정규화하면 다음과 같습니다. (식 4 참조)
예를 들어 왜곡(distortion) 레벨을 -60 dB 이하로 유지하려면,
을 보장해야 하므로 심각한 대역폭 제한에 직면하게 됩니다.
그렇다면 그림 2(b)의 스위치들의 크기(Width, 폭)를 훨씬 키워서 R_on과 R_1 성분을 비례해서 줄이면 어떻게 될까요? 그렇게 하면 이 스위치들의 드레인 접합 커패시턴스(drain junction capacitance)가 샘플링 커패시터 C_1에 무시할 수 없는 수준의 심각한 비선형 성분을 더하게 되어, 또 다른 왜곡을 유발합니다. 이러한 관찰 결과들은 상보형 스위치(Complementary Switch) 구조가 대략 6비트(6-bit) 이상의 선형성을 달성하는 데는 부적합하다는 것을 보여줍니다.
요즘 나오는 스마트폰 디스플레이나 통신용 ADC는 기본이 10비트, 12비트, 고정밀도는 14비트 이상을 요구하는데, 6비트짜리 스위치로는 택도 없다..
그림 2(a)와 (b)의 샘플링 회로에서 발생하는 또 다른 문제는 트랜지스터가 켜져 있을 때 반전층(inversion layer)에 저장되는 전하와 관련이 있습니다. 스위치가 꺼질 때, MOSFET은 이 전하 중 일부를 샘플링 커패시터 C_1에 주입(inject)하여 샘플링된 신호에 오차를 더하게 됩니다. 가장 주요한 문제는 이 전하량이 V_in의 함수라는 점입니다.
예를 들어 NMOS 소자의 경우, 반전층 전하량은
가 됩니다.
부트스트래핑(Bootstrapping)은 V_GS를 일정하게 고정함으로써 이러한 입력 전압 의존성 역시 억제해 줍니다. (다만, 문턱 전압 V_TH는 바디 효과(body effect)로 인해 여전히 입력 신호의 함수로 남습니다.)
Basic Bootstrapping
우리는 스위치의 게이트와 소스 사이에 배터리를 연결하면 문턱 전압 이상의 일정한 V_GS를 유지하여 소자를 안정적으로 켠 상태로 둘 수 있다고 추측(제시)했습니다. 그림 3(a)에 나타난 바와 같이, 이러한 배치는 게이트를 소스에 "부트스트랩(끈을 묶어 함께 끌어올림)"하여 두 노드의 전압이 일심동체로(함께) 움직이도록 만듭니다. 흥미롭게도 이 경우 게이트 전압(V_G)이 전원 전압(V_DD)보다 더 높게 올라갈 수 있으며, 이는 저전압(low-voltage) 회로 설계에서 매우 유용한 특성입니다.
① '부트스트랩(Bootstrap)'의 진짜 의미: "일심동체"
원래 부트스트랩은 "장화 뒷부분에 달린 끈(Bootstrap)을 스스로 잡아당겨서 자신을 공중으로 들어 올린다"는 모순적인 영어 속담에서 유래한 단어입니다. 컴퓨터를 켤 때 '부팅(Booting)'한다는 말도 여기서 나왔습니다.
회로에서 부트스트랩은 "소스 전압이 올라갈 때, 게이트 전압도 제 힘으로 같이 끌어올려 진다"는 뜻으로 쓰입니다.
그림 3(a)를 보면 게이트와 소스 사이에 일정한 전압을 가진 배터리(V_battery)가 묶여 있죠? 수학적으로 게이트 전압은 항상 다음과 같습니다.
만약 입력 신호(V_in)가 0.2 V에서 0.8 V로 0.6 V만큼 상승하면, 게이트 전압(V_G)도 정확히 똑같이 0.6 V만큼 위로 껑충 뛰어올라. 배터리가 두 노드를 끈으로 묶어놓은 것처럼 완벽하게 동기화(Change in unison)되어 움직입니다. 그 결과 둘의 차이인 V_GS는 입력이 무얼 하든 상관없이 항상 고정(Constant)되는 마법이 일어나게 됩니다.
② 왜 V_G가 전원 전압(V_DD)보다 높아질 수 있을까?
이게 처음 배울 때 가장 신기하고 헷갈리는 부분입니다. 보통 회로에서 전원 전압(V_DD)이 최고 대장 전압이라 그보다 높은 전압은 안 나올 것 같잖아요?
만약 공급 전원 V_DD = 1.0 V인 공정이고, 우리가 배터리 전압을 1.0 V로 채워두었다고 하면,
이 상태에서 입력 신호 V_in이 대장 전압인 1.0 V까지 꽉 차서 들어오면 어떻게 될까?
위의 수식에 그대로 대입하면
순간적으로 게이트 노드의 전압이 전원 전압의 2배인 2.0 V까지 솟구치게 됩니다! 외부에서 따로 높은 전압을 넣어준 게 아니라, 배터리 역할을 하는 소자(나중에는 커패시터)가 충전해 둔 전하가 입력 신호에 실려 동적으로 붕 떠버리는(Floating) 현상 덕분입니다.
그림 3(b)에 묘사된 바와 같이, 미리 충전된 커패시터를 이용하여 배터리를 근사(대체)해 보겠습니다. 샘플링 모드에서 부트스트랩 커패시터 C_b는 메인 스위치 M_11을 켠 상태로 유지합니다. 홀드(정지) 모드에서는 두 가지 동작이 완료되어야 합니다. 즉, M_11은 꺼져야 하고, C_b는 다시 (예를 들어 V_DD로) 충전되어야 합니다. 따라서 우리는 회로에 5개의 스위치를 추가하게 됩니다 [그림 3(c)]. M_10은 M_11을 끄는 역할을 하고, M_8과 M_9는 C_b를 M_11로부터 분리(해제)하며, M_3와 M_12는 C_b를 V_DD로 사전 충전(precharge)합니다. 결과적으로 우리는 부트스트래핑을 위해 각 샘플링 회로마다 최소 5개 이상의 트랜지스터와 1개의 커패시터가 추가로 필요하다는 것을 알 수 있습니다.
Complete Bootstrapped Switch
이제 그림 3(c)의 스위치들에 사용할 수 있는 MOSFET의 종류(타입)를 결정해 보겠습니다. M_10과 M_12는 각각의 드레인(Drain)을 접지(Ground)에 연결하므로, 이들은 NMOS 소자로 구현되어야 합니다. 또한, M_8은 C_b의 상부 전극(Top plate, 고전압 노드)을 메인 스위치 M_11의 게이트에 연결하므로, PMOS 트랜지스터를 사용해야 합니다. 우리는 이 세 스위치가 클록 신호 CK에 의해 구동된다고 가정하며 [그림 4(a)], 이에 따라 CK가 하강하고 ~CK(바 클록)가 상승할 때 회로가 홀드(Hold) 모드로 진입하게 됩니다.
회로를 설계할 때 어떤 노드를 NMOS로 만들고 어떤 노드를 PMOS로 만들지 결정하는 명확한 기준을 제시하고 있습니다.
① 노드를 접지(0 V)로 내릴 때는 NMOS (M_10, M_12)
MOSFET의 특성상, NMOS는 낮은 전압(특히 Ground, 0 V)을 손실 없이 완벽하게(Strong 0) 전달하는 데 탁월합니다.
- M_12는 홀드 모드 때 커패시터 C_b의 하부 전극을 Ground로 묶어주는 역할입니다.
- M_10은 홀드 모드 때 메인 스위치 M_11의 게이트 전압을 0 V로 확실하게 뽑아내어 스위치를 끄는 역할입니다.
- 둘 다 목적지가 'Ground'이기 때문에 망설임 없이 NMOS를 선택한 것입니다.
② 고전압을 전달할 때는 PMOS (M_8)
반대로 PMOS는 높은 전압(Strong 1)을 문턱 전압(V_TH) 손실 없이 그대로 전달하는 데 탁월합니다.
부트스트랩 스위치가 동작할 때 커패시터 C_b의 상부 전극(Top plate)은 V_DD 근처나 그 이상으로 치솟는 가장 뜨거운(전압이 높은) 노드입니다. M_8은 이 높은 전압을 메인 스위치 M_11의 게이트로 고스란히 배달해 주어야 하는 막중한 임무를 가집니다. 만약 여기에 NMOS를 썼다면 문턱 전압만큼 전압이 깎이는 손실(V_DD - V_TH)이 발생하므로, 전압 손실이 없는 PMOS를 사용하는 것이 필수적입니다.
③ 클록 타이밍의 보완 (~CK의 존재)
회로가 샘플링을 끝내고 홀드 모드로 진입하려면 기존의 충전 및 차단 스위치들이 일제히 움직여야 합니다. 메인 클록 CK가 떨어질(Low) 때, 반대 위상을 가진 ~CK는 솟구치게(High) 되며, 이 상반된 클록 쌍을 이용해 회로 내부의 NMOS와 PMOS 스위치들을 동시에 제어하게 됩니다.
M_3와 M_9의 소자 선택은 흥미로운 점들을 수반합니다. C_b의 상부 전극(Top plate)을 V_DD로 사전 충전해야 하므로 M_3는 반드시 PMOS 스위치여야 합니다. 그렇다면 이 스위치의 게이트를 일반적인 클록 CK로 구동해도 괜찮을까요? 만약 그렇게 구동한다면, 샘플링 모드에서 M_3의 게이트 전압을 V_DD로 올려서 이 스위치를 꺼야 하며, 결과적으로 샘플링 모드 동안 그림 4(b)와 같은 간략화된 회로가 형성됩니다. 여기서 노드 P의 전압(V_p)은 사전 충전된 전압과 입력 신호의 스윙 폭을 모두 포함하고 있기 때문에 V_DD 위로 올라갈 수 있다는 점을 상기해 보십시오. 결과적으로 V_p가 상승함에 따라 M_3의 소스(Source)와 드레인(Drain)의 역할이 뒤바뀌게 되고, 새로운 소스 노드의 전압이 게이트 전압보다 문턱 전압(|V_THp|) 이상으로 높아져 M_3가 의도치 않게 켜지게 됩니다. 이러한 문제를 피하기 위해, 우리는 그림 4(c)에 나타난 것처럼 M_3의 게이트 역시 입력 전압(노드 X)에 연동되도록 부트스트랩합니다.
① 왜 M_3를 껐는데도 다시 켜지는 걸까요? (소스-드레인 역전 현상)
MOSFET(특히 PMOS)은 물리적으로 소스와 드레인이 대칭 구조입니다. 따라서 두 노드 중 전압이 더 높은 쪽이 자동으로 '소스(Source)' 역할을 맡게 됩니다.
- 홀드 모드 (충전할 때): 당연히 전원 전압(V_DD) 쪽이 노드 P(V_p)보다 전압이 높으므로, V_DD 라인이 소스입니다.
- 샘플링 모드 (끌 때): M_3를 끄기 위해 게이트에 V_DD를 인가합니다. 정상적인 상태라면 V_gate=V_DD, V_source=V_DD가 되어 V_SG = 0 V이므로 PMOS가 꺼져야 합니다.
- 문제 발생: 메인 스위치가 부트스트랩되면서 노드 P의 전압(V_p)이 V_DD + V_in으로 껑충 뛰어오릅니다.
- 이제 V_DD 공급선(1.0 V)보다 노드 P의 전압(1.0 V + V_in)이 더 높아집니다!
- 이에 따라 노드 P가 새로운 '소스'로 둔갑하게 됩니다.
② 수학적 조건으로 보기
역전된 상태에서 M_3의 새로운 소스-게이트 전압(V_SG)을 계산해 보면 다음과 같습니다.
- V_source (new) = V_p = V_DD + V_in
- V_gate = V_DD
- V_SG = V_source - V_gate = (V_DD + V_in) - V_DD = V_in
PMOS는 V_SG가 문턱 전압의 절대값(|V_THp|)보다 커지면 켜집니다. 즉, 입력 신호 V_in이 문턱 전압보다 커지는 순간, 꺼져 있어야 할 M_3 스위치가 도로 켜지는 치명적인 오작동이 발생합니다. 이렇게 되면 C_b에 어렵게 충전해 둔 전하가 V_DD 공급선 쪽으로 역류하여 방전되어 버리고, 부트스트랩 기능은 완전히 상실됩니다. (그림 4(b)가 바로 이 찌그러지는 오작동 상태를 보여줍니다.)
③ 해결책: M_3의 게이트도 같이 들어 올리기
라자비 교수님이 제시한 해결책(그림 4(c))은 아주 우아합니다. 노드 P(V_p)가 입력 전압만큼 위로 붕 뜰 때, M_3의 게이트 전압도 일반 클록에 묶어두지 말고 입력 전압과 같이 위로 띄워버리는 것(Node X에 연결)입니다.
그렇게 하면 소스(V_p)가 올라갈 때 게이트(V_G)도 함께 올라가므로, 둘의 차이인 V_SG를 항상 문턱 전압보다 작게 유지할 수 있어 샘플링 모드 동안 M_3를 완벽하게 꺼진 상태로 안전하게 방어할 수 있습니다.
트랜지스터 M_9은 샘플링 모드에서 입력 신호를 직접 감지(전달)하므로, 메인 스위치인 M_11과 반드시 같은 타입(NMOS)이어야 합니다. 만약 이 모드에서 M_9의 게이트 전압이 일반적인 V_DD에 머물러 있다면, 입력 전압(V_in)이 높은 값을 가질 때 이 트랜지스터는 꺼지거나 최소한 매우 큰 온-저항(on-resistance)을 나타내게 됩니다. 우리는 이 스위치(M_9)의 게이트 역시 부트스트랩함으로써 이 문제를 해결하며, 최종적으로 그림 4(c)에 도시된 토폴로지에 도달하게 됩니다.
회로가 완벽하게 동작하기 위해 주변 소자들이 왜 함께 '부트스트랩 세트'로 묶여야 하는지 그 당위성을 보여줍니다.
① 왜 M_9은 메인 스위치(M_11)와 같은 NMOS여야 할까요?
그림 3(c)나 4(c)를 보시면, 샘플링 모드일 때 M_9은 부트스트랩 커패시터(C_b)의 하부 전극(Bottom plate)을 입력 전압(V_in) 라인에 직접 연결해 주는 역할을 합니다. 즉, 메인 스위치 M_11과 마찬가지로 입력 신호 전압을 소스 노드로 직접 받아들이는 위치에 있습니다. 따라서 신호의 거동을 똑같이 따라가야 하므로 M_11과 동일한 NMOS 타입으로 매칭해 주어야 합니다.
② 게이트를 그냥 V_DD로 두면 생기는 문제 (다시 도지는 NMOS의 한계)
앞서 논문 초반부(그림 2(a))에서 일반 NMOS 스위치 하나만 쓰면 입력 전압이 V_DD - V_TH 전압 근처로 높아질 때 스위치가 꺼져버리는 치명적인 문제가 있다고 배웠습니다. M_9을 부트스트랩하지 않고 게이트에 그냥 일반 클록 전압(V_DD)을 인가하면 이 문제가 똑같이 재발합니다.
입력 신호 V_in이 V_DD에 가까운 높은 전압으로 들어오는 상황을 가정해 보겠습니다.
- M_9의 게이트 전압 = V_DD
- M_9의 소스 전압 = V_in (높은 전압)
- M_9의 게이트-소스 전압 (V_GS9) = V_DD - V_in
V_in이 커질수록 V_GS9는 급격히 줄어들어 문턱 전압(V_TH)보다 작아집니다. 결과적으로 입력 전압이 높을 때 M_9이 꺼지거나 저항이 너무 커져서, C_b의 아랫다리를 V_in에 제대로 붙여주지 못하는 먹통 상태가 됩니다. C_b의 아랫다리가 V_in을 단단히 붙잡고 위로 밀어 올려주어야 메인 스위치(M_11)의 부트스트랩이 유지되는데, 밑받침이 되는 M_9이 흔들려버리니 전체 부트스트랩 회로가 깨지게 되는 것입니다.
③ 해결책: M_9 너도 같이 부트스트랩하자!
라자비 교수님이 제시한 최종 구조인 그림 4(c)를 보시면, 이 문제를 해결하기 위해 M_9의 게이트 역시 고정된 클록선에 두지 않고 함께 부트스트랩되도록 설계했습니다.
이렇게 하면 샘플링 모드에서 M_9의 게이트 전압도 V_in이 높아질 때 전원 전압(V_DD) 위로 함께 붕 떠서 올라가게 됩니다. 덕분에 입력 전압이 아무리 높게 들어와도 M_9의 V_GS9는 항상 문턱 전압보다 훨씬 큰 값으로 일정하게 유지되며, 아주 낮은 온-저항으로 C_b의 하단 노드를 V_in에 완벽하게 고정해 줄 수 있게 됩니다.
정리
메인 스위치 M_11 하나를 완벽하게 부트스트랩하기 위해서는:
- C_b의 전하가 역류하지 않도록 M_3의 게이트도 입력에 연동시켜 높여주어야 하고,
- C_b의 아랫다리가 입력을 단단히 붙잡을 수 있도록 M_9의 게이트도 함께 부트스트랩해 주어야 합니다.
그림 4(c)의 샘플링 회로는 우수한 성능과 높은 선형성을 제공하지만, 한 가지 단점을 수반합니다. 바로 샘플링 모드에서 노드 X의 전압(V_X)이 V_DD 위로 상승할 때, 트랜지스터 M_10이 V_DD보다 큰 드레인-소스 전압(V_DS) 및 드레인-게이트 전압(V_GD)을 겪게 된다는 점입니다. 그 결과로 발생하는 "스트레스"는 소자의 수명을 단축시키므로 반드시 피해야 합니다. 이는 캐스코드(Cascode) 소자를 사용하여 M_10을 보호(shielding)함으로써 해결할 수 있습니다 [그림 4(d)]. 이제 M_14는 (M_10이 꺼져 있을 때) M_10에 걸리는 전압 오버헤드를 약 V_DD - V_TH14 수준으로 제한해 줍니다.
성능(선형성)을 완벽하게 맞추고 나니, 이제는 트랜지스터가 물리적으로 파괴되거나 골병이 드는 신뢰성 문제가 찾아왔습니다. 라자비 교수님이 이를 어떻게 해결하는지 짚어보겠습니다.
① 트랜지스터가 받는 신뢰성 스트레스(Stress)의 원인
앞서 배운 대로 샘플링 모드가 되면 메인 스위치의 게이트 노드인 노드 X(V_X)의 전압은 V_in + V_DD까지 치솟습니다. 입력 신호가 전원 전압(V_DD) 근처까지 들어온다면, 노드 X는 거의 2V_DD에 육박하는 초고전압 노드가 됩니다.
이때 노드 X에 드레인이 직접 맞닿아 있는 M_10 스위치를 살펴보아야 합니다. 샘플링 모드 동안 M_10은 꺼져 있어야 하므로 게이트와 소스는 모두 Ground(0 V)에 묶여 있습니다.
- M_10의 드레인: 2V_DD 근처 (매우 높음)
- M_10의 게이트/소스: 0 V
결과적으로 꺼져 있는 트랜지스터 한 소자에 공정 허용치인 V_DD의 2배에 달하는 엄청난 전압 차이(V_DS 및 V_GD)가 인가됩니다. 최신 미세 공정(Nanometer Design)에서는 게이트 산화막(Oxide)이 극도로 얇기 때문에, 이 상태를 방치하면 산화막이 물리적으로 파괴되거나(Oxide Breakdown), 고에너지 전자가 박혀 소자가 망가지는 핫 캐리어 주입(HCI) 현상이 발생하여 칩의 수명이 급격히 단축됩니다.
② 해결책: 캐스코드(Cascode) 트랜지스터 M_14의 방패 역할
라자비 교수님은 M_10이 고전압을 직접 맞닥뜨리지 않도록, 그 위에 M_14라는 든든한 방패(Shield)를 하나 덧대어 줍니다. 이 구조를 회로 용어로 캐스코드(Cascode)라고 부릅니다.
그림 4(d)를 보시면 추가된 M_14의 게이트는 항상 전원 전압인 V_DD에 고정되어 있습니다. 이 상태에서 위쪽 노드 X가 2V_DD로 아무리 높게 치솟아도, M_14와 M_10 사이의 중간 노드 전압은 소스 팔로워(Source Follower) 특성에 의해 다음 전압 이상으로 올라가지 못하고 차단(Blocking)됩니다.
③ 결과: 안전지대로 대피한 M_10
이제 M_10의 드레인이 겪는 최대 전압은 2V_DD가 아니라, M_14가 상한선을 그어준 V_DD - V_TH14로 뚝 떨어집니다.
- M_10의 게이트와 소스가 0 V이므로, 이 소자가 견뎌야 하는 전압 스트레스는 V_DD보다도 작은 V_DD - V_TH14 수준으로 완벽하게 안전지대에 들어오게 됩니다.
- 그렇다면 고전압 스트레스를 대신 뒤집어쓴 위쪽의 M_14는 괜찮을까요? 샘플링 모드 동안 M_14는 게이트가 V_DD이고 드레인이 2V_DD이므로, 이 소자가 겪는 전압 차이 역시 V_DD 수준을 넘지 않아 안전합니다.
그림 4(d) 회로는 아날로그 IC 설계 현업과 논문에서 가장 널리 쓰이는 '완성형 부트스트랩 스위치'의 정석입니다.
- M_11: 메인 스위치 (선형성 담당)
- C_b, M_8, M_9, M_3, M_12: 부트스트래핑 루프 (저항 고정 및 오작동 방지)
- M_14: 캐스코드 방패 (소자의 신뢰성 및 수명 보장)
성능(선형성)과 안전성(신뢰성)을 모두 잡기 위해 트랜지스터들이 유기적으로 얽히는 과정이 매우 정교하게 설계되어 있습니다. 이로써 라자비 교수님이 설명하고자 하는 부트스트랩 스위치의 메인 뼈대 분석이 모두 완료되었습니다.