논문 스터디

A 10 bit 320 MS/s Low-Cost SAR ADC for IEEE802.11ac Applications in 20 nm CMOS

semikang 2026. 7. 13. 20:27

이 논문은 IEEE 802.11ac 응용 분야(와이파이 통신)를 위한 저비용 SAR(축차 비교형) ADC(아날로그-디지털 변환기)를 제시합니다.

본 논문에서는 이진 스케일 재조합 커패시터 가중치 기법(binary-scaled recombination capacitor weighting method)을 새롭게 제안합니다. 이 ADC 내부의 디지털 하위 블록들은 (엔지니어가 수작업으로 설계한 것이 아닌) 표준 라이브러리 논리 셀(standard library logic cells)로 구성되었습니다.

 

해당 프로토타입(시제품) 칩은 1P8M 20nm CMOS 공정 기술을 통해 제작되었습니다.

  • 0.9 V 전압 및 160 MS/s 속도 동작 시: ADC는 0.68 mW의 전력을 소비합니다. 저주파 및 나이퀴스트(Nyquist) 입력 주파수 환경에서 각각 57.7 dB와 57.13 dB의 SNDR(신호 대 잡음 및 왜곡 비)을 달성했으며, 그 결과 FoM(성능 지수)은 각각 6.8 및 7.3 fJ/conversion-step을 기록했습니다.
  • 1 V 전압 및 320 MS/s 속도 동작 시: ADC는 1.52 mW의 전력을 소비합니다. 저주파 및 나이퀴스트 입력 주파수 환경에서 각각 57.1 dB와 50.89 dB의 SNDR을 달성했으며, 그 결과 FoM은 각각 8.1 및 16.5 fJ/conversion-step을 기록했습니다.

1. INTRODUCTION

Fig. 1은 안테나, 믹서(mixer), 아날로그 필터, I/Q ADC, 디지털 필터, 데시메이션(decimation) 장치 및 FFT(고속 푸리에 변환) 장치를 포함하는 WLAN 수신기(RX) 시스템의 구조를 보여줍니다. 디지털 필터링이나 데시메이션 처리를 위한 대역폭 여유(마진)를 확보하려면, I/Q ADC의 샘플링 속도가 통신 신호 대역폭보다 더 높아야만 합니다.

따라서 IEEE 802.11ac 시스템의 수신기는 충분한 신호 대역폭과 신호 대 잡음비(SNR)를 얻기 위해 160 ~ 320 MS/s의 샘플링 속도와 8 ~ 10비트의 해상도를 가진 아날로그-디지털 변환기(ADC)를 필수적으로 요구합니다.

 

다양한 연구 동향은 다음과 같습니다:

  • 비동기식(Asynchronous) SAR ADC [2]: 고주파 클럭(clock)의 필요성을 없애고 SAR 동작 속도를 높였습니다.
  • 수동 전하 공유(Passive charge sharing) SAR ADC [3]–[5]: 전하 도메인(charge domain)에서 동작하며 수동 소자 회로만 사용하여 기준 버퍼(reference buffer)의 전력 소모를 줄입니다. 또한 샘플링 단계(phase)의 시간적 여유를 늘려줍니다.
  • 여분(Redundant) SAR ADC [6], [7]: 비트를 결정하는 과정(bit-cycling)에서 발생할 수 있는 안정화(settling) 오차 및 결정 오류를 일정 범위까지 허용할 수 있도록 여분의 비트(redundant bit)를 추가하여 전체적인 변환 속도를 향상시킵니다.
  • 시간 교차(Time-interleaving) SAR ADC [8], [9]: 여러 개의 ADC를 교대로 작동시켜 전체 샘플링 속도를 대폭 끌어올립니다.
  • 디지털 캘리브레이션(Digital calibration) 기술 [8]: 중~고해상도 시간 교차 SAR ADC에서 발생하는 채널 간 불일치(mismatch) 문제와 기타 비이상적인(nonideal) 현상들을 극복합니다.
  • 에너지 효율적 스위칭(Energy-efficient switching) 기법 [10], [11]: 커패시터 네트워크가 작동할 때 소모되는 스위칭 에너지를 낮추기 위한 여러 방법이 제안되었습니다.
  • 기타 기술: 그 외에도 멀티비트/스텝(multibit/step) [12], [13]이나 파이프라인(pipelined)-SAR [14]–[16] 같은 기술들이 샘플링 속도를 향상시키거나 전력 소모를 줄이는 데 기여하고 있습니다.

최근 단일 채널(single-channel) SAR ADC는 10~14비트의 해상도에서 100 MS/s 이상의 변환 속도를 달성했습니다 [17]-[20]. 또한 SAR ADC는 저전력(low-power) 및 저비용(low-cost)이라는 특징을 가지고 있어, 고속 무선 랜(WLAN) 시스템, 특히 모바일 기기에 탑재되는 시스템에 있어서 다른 ADC 구조들보다 훨씬 매력적인 선택지가 됩니다.

 

본 논문은 SAR ADC를 위한 이진 스케일 재조합 커패시터 가중치 기법(binary-scaled recombination capacitor weighting method)을 제시합니다 [21].제안된 커패시터 분할 알고리즘을 적용하면, 기준 전압 버퍼(reference buffer)에 요구되는 성능 조건이 크게 완화됩니다. 이 시제품(프로토타입) ADC는 1.0 V 전원 전압 및 0.9 V 기준 전압 환경에서 1.52 mW의 동적 전력만을 소비하면서도 320 MS/s의 변환 속도와 100 MHz 이상의 유효 해상도 대역폭(ERBW)을 달성했습니다. 또한, 20 nm CMOS 공정에서 고작 33μ m x 35μ m의 활성 면적만을 차지합니다.

II. REDUNDANT WEIGHTING METHODS FOR SAR ADC

Fig. 2는 기존 SAR ADC의 블록 다이어그램을 보여주며, 샘플 앤 홀드(S/H) 회로, 비교기(comparator), SAR 로직, 그리고 디지털-아날로그 변환기(DAC)로 구성되어 있습니다. SAR ADC는 아날로그 신호 하나를 완벽한 디지털로 변환하기 위해 여러 번의 비교 과정(사이클)을 거쳐야 합니다. 

 

따라서 변환하는 동안 들어온 입력 신호가 변하지 않게 꽉 붙잡아둘 샘플 앤 홀드(S/H) 회로가 필요합니다. 비교기(comparator)는 붙잡아둔(샘플링된) 입력 신호와 DAC에서 만들어낸 기준 전압을 비교하고, 그 비교 결과(크다/작다)가 SAR 로직을 작동시킵니다. SAR 로직의 지시에 따라 DAC는 출력 전압(기준 전압)을 변경하고, 그러면 비교기는 변경된 전압과 입력 신호를 다시 비교합니다. SAR ADC는 마지막 비트(최하위 비트)를 얻을 때까지 이 과정을 계속 반복합니다. 

 

정상적으로 변환이 완료되었다면, 실제 아날로그 신호의 값과 최종 디지털 결과값의 차이는 1 LSB보다 작아야 합니다. 만약 그 오차가 1 LSB보다 크다면, 이는 변환 과정 중에 어떤 오류(error)가 발생했음을 의미합니다.

Fig. 3(a)는 이진 탐색(binary search) SAR ADC의 예를 보여줍니다. 이것은 4비트(bit)인 경우입니다. 따라서 이 ADC는 16개(2^4)의 양자화 레벨(quantization levels)을 가집니다.

 

여기서 V_i는 입력 신호이고 굵은 선은 임계값(threshold, 기준선)입니다. 비교기(comparator)는 입력 신호가 이 임계값보다 높은지 낮은지를 판별하여 1비트의 디지털 코드를 생성합니다.첫 번째 비트 사이클(bit cycle)에서 입력 신호는 임계값보다 낮습니다. 그러므로 첫 번째 비트는 0이 됩니다. 첫 번째 비트가 결정된 후, 가능한 양자화 레벨의 수는 16개에서 8개로 줄어듭니다. 이는 유효 입력 범위(effective input range)가 2분의 1로(by a factor of 2) 감소한다는 것을 의미합니다.이러한 변환 과정은 마지막 비트를 얻을 때까지 계속 반복됩니다. 만약 모든 비트 사이클링 동작이 올바르게 수행된다면, 우리는 정확한 디지털 출력 코드를 얻을 수 있습니다. 이 예시의 경우, 최종 디지털 출력 코드는 4가 됩니다.

 

Fig. 3(b)에 표시된 것처럼 마지막 사이클 이전에 잘못된 결정이 내려지면, 이후의 나머지 결정들과 그에 따른 DAC 스위칭이 올바르게 이루어지더라도 마지막 사이클에서 입력과 기준 전압 간의 차이가 여전히 1 LSB보다 커지게 되어 성능 저하가 발생합니다. 

 

올바른 변환을 보장하려면, 매 비트 사이클마다 DAC 설정 오차가 0.5 LSB 미만이어야 합니다. 하지만 MSB(최상위 비트) 커패시터들과 기준 전압이 안정화(stabilize)되는 데에는 긴 시간이 걸립니다. 만약 충분히 기다리지 않아 완전히 안정화되지 않은(nonsettled) 상태에서 DAC가 작동하면, 잘못된 결정이 내려지고 ADC 성능이 저하될 수 있습니다. 

 

이처럼 긴 안정화 시간(settling time)은, 특히 고해상도 환경에서 SAR ADC의 변환 속도를 제한하는 원인이 됩니다. 이러한 안정화 속도를 높이기 위해, 기존의 이진(binary) SAR ADC는 기준 전압을 빠르게 안정화시킬 전력 소모가 심한 온칩(on-chip) 기준 전압 버퍼를 필요로 하거나, 아예 외부 기준 전압을 직접 사용해야만 합니다 [10], [11]. 

 

하지만 SAR ADC는 꽤 큰 동적 전류를 소모합니다. 따라서 기준 전압의 출렁임을 최소화하기 위해 거대한 디커플링 커패시터(decoupling capacitor)들이 필요해집니다. 나노미터 스케일의 CMOS 공정에서는, 이러한 온칩 디커플링 커패시터들이 차지하는 면적이 SAR ADC 코어 자체의 면적보다 훨씬 큰 경우가 많습니다. 

 

전력 소모가 큰(strong) 기준 전압 버퍼나 면적을 많이 차지하는 온칩 디커플링 커패시터의 사용을 피하기 위해, 비트 사이클링 과정에서 DAC 및 기준 전압의 엄격한 안정화 요구 조건을 완화해 주는 여분 가중치(redundant weighting) 기법들 [6], [7]이 제안되었습니다. 이 기법들은 추가적인 비트 사이클을 늘리는 대신 전체적인 변환 속도를 높일 수 있도록 해줍니다.

 

 

  • 문제 발생: 고속/고해상도 ADC를 만들려면 저울질을 엄청 빨리 해야 하는데, 무거운 추(MSB)를 올릴 때마다 바늘이 출렁거려서 멈출 때까지 기다려야 하는 시간(Settling time)이 너무 깁니다.
  • 기존의 억지 해결책: 이걸 빨리 멈추게 하려고 힘센 모터(전력을 많이 먹는 Reference Buffer)를 달거나, 흔들림을 잡아줄 거대한 충격 흡수 장치(면적을 엄청 차지하는 Decoupling Capacitor)를 칩 안에 꾸역꾸역 집어넣었습니다. ➡️ 결과: 배터리 소모 극심, 칩 크기 증가 (가성비 최악)
  • 이 논문의 접근법 (Redundancy): "차라리 저울질을 한두 번 더 하더라도(추가 비트 사이클), 바늘이 완전히 멈추기 전에 대충 빨리빨리 재고 넘어가면 어떨까? 중간에 틀려도 나중에 만회할 수 있게 여유(Redundancy)를 주자!" ➡️ 결과: 무식한 버퍼나 커패시터가 필요 없어져서 전력과 면적을 획기적으로 줄임.

A. Nonbinary Weighting Method

 

비이진(nonbinary) SAR ADC [6]에서는 각 비트 사이클마다 유효 입력 범위가 2보다 작은 비율(factor)로 감소합니다.

 

Fig. 4(a)는 비이진 탐색 알고리즘의 개념을 보여줍니다. 이것 역시 4비트인 경우의 예시입니다. 각 비트 사이클 이후 유효 입력 범위는 2보다 작은 비율로 줄어듭니다. 예를 들어, 첫 번째 비트 사이클 이후 가능한 양자화 레벨의 수는 (절반인 8개가 아니라) 16개에서 9개로 줄어듭니다.

 

Fig. 4(b)는 변환 과정 중에 잘못된 결정(wrong decision)이 발생한 상황을 보여줍니다. 하지만 남은 비트 사이클링 동작들이 모두 올바르게 수행된다면, 추가적인 비트 사이클을 소모하는 대가로(at the cost of extra bit cycles) 올바른 디지털 출력 코드를 얻는 것이 가능합니다. 이 4비트 예시의 경우, 변환을 완료하기 위해 총 5번의 비트 사이클이 필요합니다.

 

"왜 16개에서 8개(정확히 절반)로 안 줄이고, 9개로 애매하게 줄일까?"를 설명하는 것이 핵심입니다.

  • 기존 이진 탐색 (Binary): 정답 후보를 16 ➡️ 8 ➡️ 4 ➡️ 2 ➡️ 1 로 완벽하게 반씩 쪼갭니다. 한 번만 삐끗해서 엉뚱한 절반을 선택해버리면 다시는 정답 구역으로 돌아갈 수 없습니다 (오류 복구 불가).
  • 비이진 탐색 (Nonbinary): 정답 후보를 16 ➡️ 9 ➡️ 5 ... 식으로 쪼갭니다. 절반보다 조금 더 크게 범위를 남겨두기 때문에, 구역과 구역 사이에 겹치는 부분(Overlap, Redundancy)이 생깁니다.
    • 이렇게 하면 중간에 실수로 바늘이 출렁거려서(Settling error) "어? 잘못 골랐네!" 하더라도, 겹치는 여유 공간 덕분에 다음번 선택에서 정답을 다시 찾아갈 수 있는 기회가 생깁니다.
    • 대신 원래 4번 만에 끝날 질문(4비트)을 한 번 더 해서 5번(5 cycles) 물어봐야 하는 비용(Cost)을 치르게 됩니다.

비이진(nonbinary) SAR ADC는 기존(이진) 방식보다 더 많은 결정 레벨(decision levels)을 생성합니다. 동일한 입력 전압을 나타내는 디지털 코드가 여러 개 존재하는데, 이는 서로 다른 스위칭 과정을 거치더라도 똑같은 결과에 도달할 수 있음을 의미합니다. 따라서, 일정 범위 내의 오차는 최종 변환 결과에 영향을 미치지 않습니다.

 

비교기(Comparator)는 DAC와 기준 전압이 완전히 안정화(settled)되기 전에도 비교 작업을 수행할 수 있습니다. 이로 인해 비트 사이클링(bit-cycling) 시간을 단축할 수 있습니다. 비록 비이진 SAR ADC가 추가적인 비트 사이클을 필요로 하더라도, 전체 변환 시간은 여전히 단축될 수 있습니다.

 

하지만 비이진 구조는 제어 회로, 비트 가중치를 저장할 ROM, 그리고 합산을 수행할 산술 연산 장치(arithmetical unit) 등 추가적인 하드웨어를 필요로 합니다. 게다가 비이진 스케일의 비트 가중치는 레이아웃 매칭(layout matching)에 불리하며, 이는 DAC 네트워크의 선형성(linearity)을 제한할 수 있습니다.

B. Binary-Scaled Compensation Weighting Method

이진 스케일 오차 보상(binary-scaled error compensation) SAR ADC [7]에서는, 보상 전압 값을 제공하기 위해 원래의 이진(binary) DAC 네트워크에 몇 개의 이진 스케일 커패시터(binary-scaled capacitors)가 추가로 삽입됩니다.

 

Fig. 5(a)는 이진 스케일 오차 보상 알고리즘의 개념을 보여줍니다. 기존의 이진 탐색(binary search)과 마찬가지로, 유효 입력 범위는 2분의 1로(by a factor of 2) 줄어듭니다. 하지만 특정 비트 사이클에서는 입력 범위가 줄어들지 않고, 발생한 오차를 보상하기 위해 범위가 이동(shift)합니다.(범위는 줄지 않) 이러한 추가적인 보상 비트 사이클 덕분에, 하나의 입력 전압을 나타내는 여러 개의 디지털 표현 방식이 존재하게 됩니다. 즉, 서로 다른 출력 코드들이 동일한 결과(값)를 만들어낼 수 있습니다. Fig. 5(b)에 나타난 것처럼 변환 도중 잘못된 결정(wrong decision)이 내려지더라도, 여전히 올바른 디지털 출력 코드를 얻는 것이 가능합니다.

 

 

  • 기존 이진(Binary) 방식: 범위를 정확히 '절반'씩 쪼갭니다. 한 번 틀리면 끝입니다 (오류 복구 불가). 계산이 깔끔합니다.
  • 비이진(Nonbinary) 방식: 범위를 '절반보다 크게(예: 16➡️9)' 쪼개서 겹치는 구간(여유)을 만듭니다. 중간에 틀려도 복구할 수 있지만, 16, 8, 4처럼 딱 떨어지는 숫자가 아니라서 디지털 계산기가 엄청 복잡해집니다.
  • 🔥 이진 스케일 보상 (Binary-Scaled Compensation) 방식 [이 단락의 핵심]: * "절반씩 쪼개는 깔끔한 계산은 그대로 유지하자! 대신에 중간중간 '에러 만회용 예비 무게추(Compensative Capacitor)'를 몇 개 더 달아주자."
    • 질문을 거듭하며 범위를 절반씩 좁히다가, 특정 타이밍에 이 예비 무게추를 사용해 탐색 범위를 옆으로 '쓱' 이동(Shift)시킵니다.
    • 이렇게 하면 계산은 여전히 이진법(2, 4, 8, 16)으로 깔끔하게 떨어지면서도, 중간에 바늘이 출렁여서 틀린 값을 '이동(Shift)'을 통해 만회할 수 있는 기회가 생깁니다.

C. Proposed Binary-Scaled Recombination Weighting Method

N 비트 여분(redundant) SAR ADC의 경우, N 비트의 디지털 코드를 변환하기 위해 M 번의 비트 사이클(M > N)이 필요합니다.

  • 보통 10비트(N=10)를 풀려면 질문을 10번(M=10) 해야 합니다. 하지만 에러를 만회할 기회(Redundancy)를 주려면 질문 횟수(M)가 비트 수(N)보다 무조건 많아야 합니다. (예: 10비트를 풀기 위해 12번 질문함)

DAC 커패시터 배열은 총 M + 1 개의 커패시터로 구성됩니다. (C_M부터 C_1까지는 크기 내림차순으로 배치되며, C_0는 단위 커패시터(unit capacitor)와 동일한 크기를 가지는 종단(termination) 커패시터입니다). C_M부터 C_0까지의 전체 커패시턴스 합은 C_total로 정의되며, V_R은 기준 전압(reference voltage)입니다.

커패시터 C_n을 스위칭하는 동안 허용되는 최대 안정화 오차 범위(maximum tolerable settling error range)는 다음과 같이 표현될 수 있습니다: (1)

 

따라서, 여분(redundant) SAR ADC의 각 커패시턴스는 반드시 다음 조건을 만족해야 합니다: (2)

 

  • 즉, 현재 차례의 무게추(C_n)보다 앞으로 남은 자잘한 무게추들을 다 합친 값(Σ C_i)이 더 커야 합니다.
  • 그래야 중간에 무거운 추를 하나 잘못 빼더라도, 뒤에 남은 자잘한 추들을 영혼까지 끌어모아서 그 실수를 메꿀(보상할) 수 있게 됩니다.

 

여분(redundancy) 원리에 따라, 우리는 이전 기술들보다 회로 오버헤드(추가 비용/면적)가 적고 별도의 보상 커패시터를 추가하지 않는 이진 스케일 재조합 가중치 기법(binary-scaled recombination weighting method)을 제안했습니다.

 

제안된 N 비트 SAR ADC의 경우, DAC 배열에 있는 M+1 개의 커패시터들은 오직 2^N 개의 커패시터 셀(cell)들로만 구성됩니다.

MSB(최상위 비트) 커패시터인 C_M이 일정한 범위의 여분 마진(redundant margin)을 갖게 만들기 위해, C_M은 오직 2^(N-1) - 2^P (단, N-1 > P) 개의 커패시터 셀만 포함하며, 이는 전체 커패시턴스 C_total의 절반보다 작습니다.

 

MSB 커패시터 C_M에서 덜어낸 2^P 개의 커패시터 셀들은 r 개 (단, M > r > P)의 그룹으로 분배됩니다. 이 r 개의 그룹 각각에 들어가는 커패시터 셀의 개수는 2의 거듭제곱 수(power-of-2 number)입니다.

 

이 r 개의 그룹은 C_M-1부터 C_1까지의 커패시터들 중 r 개의 서로 다른 커패시터들에 선택적으로 할당(더해짐)됩니다.

따라서 C_(M-1)부터 C_1 사이의 커패시터 중 하나인 C_n은 2^(n-j) 개 또는 (2^(n-j) + 2^k) 개의 커패시터 셀을 갖게 되며 (이때 2^(n-j) ≠ 2^k), 이 C_n은 반드시 앞서 언급한 수식 (2)를 만족해야 합니다.

 

"그래서 재조합(Recombination)이 정확히 뭔데?"

1. 전체 칩 크기를 안 키우는 비법 (Only 2^N cells):

  • 기존의 오차 보상 방식은 10비트(2^10=1024개)를 만들 때, 에러를 만회하기 위해 예비 무게추를 추가로 더 가져와서 1100개, 1200개로 칩의 덩치를 키웠습니다.
  • 하지만 이 논문은 "우리는 딱 1024(2^N)개만 쓸 거다! 추가 부품은 없다!"라고 선언한 것입니다. 이것이 칩 면적을 획기적으로 줄인 비결입니다.

2. MSB 커패시터 다이어트 (2^(N-1) - 2^P):

  • 보통 1024개 중 가장 무거운 추(MSB)는 절반인 512(2^9)개를 가져야 합니다.
  • 하지만 저자들은 여기서 2^P(예: 32개)를 강제로 뺏어서, MSB를 480개(512 - 32)로 다이어트 시켰습니다.

3. 뺏은 걸 하위 비트에 뿌려주기 (Distributed into r groups):

  • 뺏어온 32개를 버리지 않고 8, 8, 4, 4, 4, 2, 1, 1... 처럼 2의 거듭제곱 단위(그룹)로 잘게 쪼갭니다.
  • 그리고 이 쪼갠 덩어리들을 중간 크기의 무게추나 아주 작은 무게추들에 보너스처럼 하나씩 붙여줍니다. (이게 바로 2^(n-j) + 2^k) 가 뜻하는 바입니다. 원래 자기 무게 + 보너스 무게).

결론 

결과적으로 총 커패시터 개수는 똑같이 유지하면서도, 무거운 추의 무게를 덜어내어 작은 추들에 분산시키는 이 '재조합' 과정을 거치게 됩니다. 이렇게 배치하면 아까 배운 수식 (2), 즉 '현재 무게추가 남은 무게추의 총합보다 작거나 같아야 한다'는 조건을 완벽하게 만족하게 되어 중간에 에러가 나도 스스로 보상(Redundancy)할 수 있는 능력을 갖추게 됩니다!

 

 

[예시 1: 11번의 비트 사이클로 10비트 변환하기]

예를 들어 10비트(bit)인 경우를 살펴보겠습니다. 제안하는 가중치 기법이 배열해야 할 양자화 레벨은 총 2^10개(1024개)입니다.

전체 비트 가중치의 절반(2^9)을 차지하는 MSB 커패시터는 480(2^9 - 2^5)과 32(2^5), 이렇게 두 그룹으로 쪼개집니다.

다음으로, 떨어져 나온 32(2^5)개의 셀들은 각각 8(2^3), 8(2^3), 4(2^2), 4(2^2), 4(2^2), 2(2^1), 1(2^0), 1(2^0) 단위로 다시 쪼개집니다.

 

이 가중치들은 하위 비트(LSBs) 그룹들에 더해집니다. 그 결과, C_11부터 C_1까지의 새로운 가중치 비율은 각각 480(2^9 - 2^5), 256(2^8), 128(2^7), 72(2^6 + 2^3), 40(2^5 + 2^3), 20(2^4 + 2^2), 12(2^3 + 2^2), 8(2^2 + 2^2 = 2^3), 4(2^1 + 2^1 = 2^2), 2(2^0 + 2^0 = 2^1), 1(2^0)이 됩니다.

 

이 예시는 10비트를 변환하기 위해 11번의 비트 사이클(11 bit-cycles)을 사용합니다. 디지털 출력은 다음과 같이 표현될 수 있습니다.

 

[예시 2: 12번의 비트 사이클로 10비트 변환하기]

또 다른 예시를 들어보겠습니다. 이번에는 10비트를 변환하는 데 12번의 비트 사이클(12 bit-cycles)이 걸리는 경우입니다.

MSB 커패시터는 480(2^9 - 2^5)과 32(2^5)로 쪼개집니다.

 

다음으로, 32(2^5)개의 셀들은 각각 8(2^3), 8(2^3), 4(2^2), 4(2^2), 2(2^1), 2(2^1), 1(2^0), 2(2^1), 1(2^0) 단위로 쪼개집니다.

이 가중치들은 하위 비트 그룹들에 더해집니다. 그 결과, C_12부터 C_1까지의 새로운 가중치 비율은 각각 480(2^9 - 2^5), 256(2^8), 128(2^7), 72(2^6 + 2^3), 40(2^5 + 2^3), 20(2^4 + 2^2), 12(2^3 + 2^2), 6(2^2 + 2^1), 4(2^1 + 2^1 = 2^2), 2(2^0 + 2^0 = 2^1), 2(2^1), 1(2^0)이 됩니다. 디지털 출력은 다음과 같이 표현될 수 있습니다.

 

제안된 여분(redundant) 기법에서 MSB 가중치는 두 개의 2의 거듭제곱 수의 차이(2^(N-1) - 2^P)로 표현될 수 있습니다. MSB를 제외한 나머지 비트 가중치들은 두 개, 혹은 단 한 개의 2의 거듭제곱 수의 합으로 표현될 수 있습니다. 이 기법은 추가적인 보상 커패시터를 필요로 하지 않으며, 디지털 오류 정정 로직(digital error correction logic)을 매우 간단하게 구현할 수 있습니다.

 

Table II(표 2)는 서로 다른 여분(redundant) 기법들에 따른 여분 범위(redundant range)의 비교를 보여줍니다.

 

제안된 이진 스케일 재조합(binary-scaled recombination) 알고리즘을 사용하면 여분의 배열(배치)이 훨씬 더 유연해집니다. 우리는 기준 전압 버퍼와 DAC의 안정화(settling) 특성에 맞추어, 전체 비트 사이클링의 횟수와 각 비트 사이클에서의 여분 범위를 자유롭게 설계할 수 있습니다.

 

제안된 기법을 적용한 두 가지 예시의 여분 범위는 이전 방식(기존 연구들)보다 더 작습니다. 이는 MSB(최상위 비트)의 여분 범위만으로도 우리의 회로를 구현하는 데에는 충분하기 때문입니다.

 

만약 더 큰 여분 범위를 얻고 싶다면, MSB 가중치에서 더 많은 비트 가중치를 덜어내어 하위 비트(LSB) 가중치들에 더해주기만 하면 됩니다.

 

여분(redundancy) 덕분에, 제안된 SAR ADC 내 비교기(comparator)의 노이즈 요구 조건은 MSB(최상위 비트) 비트 사이클링 과정에서 완화될 수 있습니다. 기준 전압 버퍼와 DAC 회로의 안정화(settling) 문제를 논외로 한다면, 각 비트 사이클에서 완화될 수 있는 최대 노이즈 허용 범위는 Table II에 나타난 여분 범위(redundant range)의 약 4분의 1 (4 시그마 편차 기준) 수준입니다.

 

참고문헌 [4]의 ADC와 마찬가지로, 제안된 SAR ADC 역시 충분한 SNR(신호 대 잡음비)을 달성하기 위해서는 마지막 몇 개의 LSB(최하위 비트) 비트 사이클링 과정에서 여전히 저잡음(low-noise) 비교기가 필요합니다. 설계를 단순화하고 대략적인(coarse) 비교기와 정밀한(fine) 비교기 사이에서 발생하는 오프셋(offset) 문제를 방지하기 위해, 우리는 이번 SAR ADC 구현에서 단 하나의 저잡음 비교기만을 사용했습니다.

 

제안된 기법은 기준 전압 버퍼와 DAC 회로의 안정화 요구 조건 또한 완화해 줍니다. 이는 기준 버퍼의 전력 소모를 줄여주고 SAR ADC의 동작 속도를 향상시킵니다.

 

하지만, CDAC(커패시터 DAC)의 커패시터 불일치(mismatch)에 대한 요구 조건은 완화할 수 없습니다. 왜냐하면 제안된 기법을 사용하더라도, 각 단위 커패시터 셀이 가지는 이상적인 커패시턴스 값과 실제 물리적인 값 사이의 불일치(오차) 자체는 변하지 않기 때문입니다.

 

1. "대충 재도 괜찮은 초반부 vs 정밀해야 하는 후반부"

  • 무거운 추를 올리는 초반(MSB)에는 앞서 배운 '여분 마진(Redundant range)'이 빵빵하게 있기 때문에, 비교기가 노이즈 때문에 살짝 흔들려서 오판을 해도 나중에 다 복구가 됩니다.
  • 하지만 마지막 미세한 추들을 올리는 후반(LSB)에는 더 이상 만회할 기회가 없으므로 노이즈가 없는 아주 정밀한 비교기가 필요합니다.

2. "비교기를 1개만 쓴 이유 (가성비와 안정성)"

  • 초반용(빠르고 노이즈 낀 비교기)과 후반용(느리고 정밀한 비교기)을 따로 2개 만들어 쓰면 어떨까요? 저자들은 "둘 사이에 오차(Offset)가 생겨서 차라리 안 하느니만 못하다"라고 말합니다.
  • 그래서 복잡하게 2개를 쓰지 않고, 그냥 성능 좋은 저잡음 비교기 딱 1개를 만들어서 끝까지 밀고 나가는 '단순한 설계(Low-Cost)'를 택했습니다.

3. "우리가 해결 못한 단 한 가지 (솔직한 한계 인정)"

  • 이 논문의 기술(Recombination)은 전압이 덜 멈추거나 노이즈가 끼는 '동적인 에러(Dynamic error)'는 기가 막히게 고쳐줍니다.
  • 하지만 반도체 공장에서 커패시터를 구울 때 발생하는 물리적인 크기 짝짝이 문제, 즉 '정적인 커패시터 불일치(Mismatch)'는 이 기술로 고칠 수 없다고 솔직하게 인정합니다. (이건 공정 기술이나 캘리브레이션이라는 다른 기술로 풀어야 할 문제입니다.)

III. IMPLEMENTATION OF PROPOSED SAR ADC AND BUILDING BLOCKS

Fig.6는 하나의 비교기(comparator), 2개의 부트스트랩 스위치, 2개의 커패시터 배열, SAR 제어 로직, 그리고 디지털 오류 정정 로직(DEC)으로 구성됩니다.

 

단조(monotonic) 스위칭 SAR ADC [10] 방식과 유사하게, 이 ADC는 커패시터 배열의 상단 판(top plate)에서 입력 신호를 샘플링합니다. 따라서 10비트 ADC임에도 불구하고 각 커패시터 배열에는 오직 2^9개의 커패시터 셀만 필요합니다. 커패시터 셀의 하단 판(bottom plate)은 기준 전압(reference voltage) 또는 접지(ground)에 연결됩니다. CMOS 인버터는 매우 간단한 제어 로직만으로 DAC 스위칭을 수행할 수 있습니다.

 

이 ADC는 DAC 안정화(settling) 문제를 완화하고 변환 속도를 높이기 위해 2개의 여분 비트 사이클(redundant bit-cycles)을 추가로 사용합니다. 2^9개의 커패시터 셀들은 제안된 이진 스케일 재조합 가중치 기법을 통해 C_11부터 C_1까지 총 11개의 커패시터 그룹으로 배열됩니다.

 

Fig. 6의 핵심 블록 5가지

① 입력단 & 부트스트랩 스위치 (Bootstrapped Switch)

  • 그림에서의 위치: 가장 왼쪽의 V_ip (플러스 입력), V_in (마이너스 입력)과 그 뒤에 있는 스위치 기호입니다.
  • 역할: 공기 중으로 날아온 아날로그 신호를 칩 내부로 들여보내고, 저울질을 시작할 때 문을 쾅 닫아서 신호를 꽉 붙잡아두는(샘플링) 역할을 합니다.
  • 논문의 특징: 신호를 커패시터의 위쪽 판(Top Plate)으로 바로 받습니다. 일반적인 ADC는 아래쪽 판으로 받아서 커패시터가 많이 필요한데, 이 구조 덕분에 커패시터 개수를 정확히 절반(2^10 → 2^9)으로 줄여서 칩 크기를 대폭 줄였습니다.

② 위아래 쌍둥이 커패시터 배열 (Capacitor Array / CDAC)

  • 그림에서의 위치: 가운데에 세로로 촘촘하게 서 있는 커패시터(C_11 ~ C_0) 덩어리 두 세트입니다.
  • 역할: 앞서 계속 공부했던 '무게추' 역할을 하는 아날로그 핵심 부품입니다.
  • 논문의 특징: 그림 아래쪽에 깨알같이 240:128:64:36:20:10:6:3:2:1:1:1이라고 가중치 비율이 적혀있습니다. 우리가 섹션 2에서 열심히 계산했던 '재조합(Recombination) 공식'이 물리적인 커패시터 크기로 그대로 반영되어 있는 것입니다.
    • 맨 위쪽 배열은 플러스 신호용, 맨 아래쪽 배열은 마이너스 신호용으로 서로 밀고 당기며 정밀하게 전압을 만들어냅니다.

③ 비교기 (Comparator)

  • 그림에서의 위치: 커패시터 배열 오른쪽에 있는 커다란 삼각형 기호(+, - 가 적힌 것)입니다.
  • 역할: 양팔 저울의 '바늘'입니다. 위쪽 커패시터 배열이 만든 전압과 아래쪽 커패시터 배열이 만든 전압의 크기를 비교해서, "플러스가 크면 1, 마이너스가 크면 0"이라는 디지털 신호를 쾅쾅 찍어내 줍니다.

④ SAR 제어 로직 (SAR Control Logic)

  • 그림에서의 위치: 비교기 오른쪽에 있는 SAR이라고 적힌 네모 상자입니다.
  • 역할: 저울질을 조율하는 '두뇌'입니다. 외부 클럭(Clk_in)에 맞춰 비교기가 준 결과(0 또는 1)를 보고, 다음 단계에서 커패시터 배열의 스위치를 켤지 끌지 결정합니다.
  • 결과물: 12번의 질문(12 bit-cycles)을 던지기 때문에, 이 상자를 통과하면 12비트짜리 디지털 코드가 한 줄로 나옵니다.

⑤ 디지털 오류 정정 로직 (DEC)

  • 그림에서의 위치: 가장 오른쪽에 있는 DEC 상자와 최종 출력인 Dout 화살표입니다.
  • 역할: 12비트짜리 날것의 코드를 우리가 최종적으로 원하는 '정돈된 10비트 이진수'로 번역해 주는 '정리 요정'입니다.
  • 논문의 특징: 다른 논문들은 이 단계에서 복잡한 곱셈이나 ROM 메모리를 써서 칩이 무거워졌지만, 이 논문은 앞서 가중치를 2의 거듭제곱 합으로 이쁘게 정렬해 둔 덕분에 Full Adder(전가산기) 몇 개만 이어 붙인 아주 단순한 회로로 구현했습니다. (그림 위에 12 ➡️ 10 화살표가 바로 이 뜻입니다.)

Fig. 7은 이 11개의 커패시터 그룹에 가중치를 어떻게 부여하는지 보여줍니다.

가장 큰 MSB 커패시터 그룹인 256(2^8)은 두 그룹, 즉 240(2^8 - 2^4)과 16(2^4)으로 쪼개집니다.

다음으로, 16(2^4)은 다시 4(2^2), 4(2^2), 2(2^1), 2(2^1), 1(2^0), 1(2^0), 1(2^0), 1(2^0)으로 잘게 쪼개집니다.

이렇게 쪼개진 그룹들은 하위 비트(LSB) 커패시터 그룹들에 더해집니다.

 

그 결과, 새로운 커패시터 가중치 비율은 240(2^8 - 2^4), 128(2^7), 64(2^6), 36(2^5 + 2^2), 20(2^4 + 2^2), 10(2^3 + 2^1), 6(2^2 + 2^1), 3(2^1 + 2^0), 2(2^0 + 2^0 = 2^1), 1(2^0), 1(2^0)이 됩니다.

결과적으로 12번의 비트 사이클(12 bits)이 가지는 유효 비트 가중치는 480, 256, 128, 72, 40, 20, 12, 6, 4, 2, 2, 1이 됩니다. 디지털 출력은 다음과 같이 표현될 수 있습니다.

A. S/H Circuit

제안된 SAR ADC는 커패시터의 상단 판(top plates)에 연결된 부트스트랩 스위치(bootstrapped switches)를 통해 입력 신호를 샘플링합니다.

 

부트스트랩 스위치가 꺼지고(turned off) SAR ADC가 비트 사이클링(bit-cycling) 동작에 들어가면, 금속 배선에 존재하는 기생 커패시터(metal routing parasitic capacitor)와 샘플링 트랜지스터의 드레인-소스 커패시터를 통해 (외부의) 신호가 샘플링 커패시터로 커플링(coupling, 간섭/넘어옴)됩니다. 이러한 커플링 현상은 ADC의 성능을 저하시킵니다.

 

1. 스위치를 껐는데 왜 신호가 넘어올까? (기생 커패시터의 배신)

  • 스위치를 끄면(OFF) 문이 완벽하게 닫혀서 칩 내부(커패시터)와 외부(입력 신호)가 완전히 단절되어야 정상입니다. 그래야 아까 잡아둔 전압(예: +301)을 가지고 조용히 12번의 저울질을 할 수 있습니다.
  • 하지만 현실의 반도체에서는 문을 닫아도 문틈으로 바람이 샙니다. 스위치 역할을 하는 트랜지스터의 양 끝(Drain과 Source) 사이, 그리고 회로를 연결하는 금속 선들 사이에 보이지 않는 '기생 커패시터(Parasitic Capacitor, 원치 않게 생긴 미세한 용량)'가 존재하기 때문입니다.

2. 커플링(Coupling)이 미치는 악영향

  • 저울질(비트 사이클링)을 하는 동안 외부에서는 신호가 계속 시시각각 변하고 있습니다.
  • 이 외부의 널뛰는 신호가 기생 커패시터라는 '미세한 틈새'를 타고 내부로 스멀스멀 넘어와서(커플링되어서), 우리가 곱게 잡아둔 +301이라는 전압을 흔들어 버립니다. (+301.5가 되었다가 +300.2가 되었다가 함)
  • 저울질을 정밀하게 해야 하는데 바늘이 외부 바람에 의해 흔들리니, 당연히 ADC의 변환 성능(정확도)이 뚝 떨어지게 됩니다.

 

기존 연구 [10]에서는 이 (커플링) 효과를 상쇄하기 위해 교차 결합된 금속-산화물-금속(MOM, metal-oxide-metal) 커패시터를 사용했습니다. 하지만 공정 편차(process variation)로 인해 커플링 효과를 완벽하게 제거할 수는 없었습니다.

본 연구에서는 Fig. 8에 나타난 바와 같이 부트스트랩 스위치에 동일한 더미 트랜지스터(dummy transistor)를 추가했습니다. 이 더미 스위치는 항상 꺼져(off) 있으며, 더미 스위치의 드레인(drain)과 소스(source)는 각각 반대쪽 입력 신호와 샘플링 커패시터 배열에 연결됩니다.

Fig. 9(a)에서 볼 수 있듯, 이 더미 스위치가 없다면 입력 신호의 어떠한 변화도 샘플링 커패시터 배열로 직접 커플링(간섭)될 것입니다. 이렇게 단일 방향(한쪽) 샘플링 커패시터 배열에만 발생하는 전압 변화는 ADC의 비트 사이클링 과정을 방해합니다.

 

반면 Fig. 9(b)처럼 동일한 더미 스위치를 사용하면, 입력 신호의 변화가 양쪽(dual) 샘플링 커패시터 배열 모두에 똑같이 커플링됩니다. 이 차동(differential) ADC 구조에서는 커플링 효과가 서로 상쇄(eliminated mutually)되므로, SAR 변환 결과에 아무런 영향을 미치지 않게 됩니다.

 

1. 기존의 문제점 (Fig. 9a):

  • 부트스트랩 스위치를 껐는데도 미세한 틈(기생 커패시터)으로 바람(외부 노이즈)이 들어옵니다.
  • 플러스 입력 쪽에 바람이 불면 플러스 쪽 접시(커패시터)만 흔들립니다. 차동 회로는 [플러스 - 마이너스]의 차이를 구하는 곳인데 한쪽만 흔들리니 당연히 값이 틀어집니다.
  • 이전 연구들(MOM 커패시터)은 이 틈을 어떻게든 억지로 막아보려고 했지만, 반도체 공정이 미세해지면서(공정 편차) 완벽하게 막는 것이 불가능했습니다.

2. 저자들의 발상의 전환 (Fig. 9b 더미 스위치):

  • 저자들은 틈을 막는 걸 포기합니다. 대신 "바람이 들어오게 냅두되, 양쪽 접시에 똑같이 불게 만들자!"라고 생각합니다.
  • 그래서 플러스 신호가 들어오는 길목에 마이너스 접시로 이어지는 '가짜 스위치(Dummy switch)'를 달아버립니다. (마이너스 쪽에도 똑같이 플러스로 이어지는 가짜 스위치를 답니다.) 이 스위치는 작동은 안 하지만, 미세한 틈(기생 커패시터)의 크기가 진짜 스위치와 완전히 똑같습니다.
  • 결과: 외부에서 노이즈 바람이 불어오면, 진짜 스위치의 틈과 가짜 스위치의 틈을 타고 플러스 접시와 마이너스 접시에 정확히 똑같은 양의 바람(간섭)이 들어갑니다.

3. 차동(Differential) 구조의 마법:

  • 앞서 이 회로는 [플러스 전압 - 마이너스 전압]의 차이를 구한다고 했죠?
  • 양쪽에 똑같이 노이즈가 +0.1V씩 꼈다면, (플러스 + 0.1V) - (마이너스 + 0.1V)가 되므로 노이즈가 수학적으로 완벽하게 0으로 사라져(상쇄되어) 버립니다. 즉, 더미 스위치를 추가해 간섭(Coupling)을 인위적으로 양쪽에 똑같이 만들어줌으로써 노이즈를 완벽하게 무효화시킨 것이 이 회로의 핵심입니다!

우리는 더미 스위치의 효과성(effectiveness)을 증명하기 위해 샘플 앤 홀드(S/H) 회로의 과도(transient) 시뮬레이션을 수행했습니다.

 

샘플링 트랜지스터의 드레인(drain)과 소스(source) 사이에 존재하는 금속 기생 커패시턴스(metal parasitic capacitance)가 0.5 fF이라고 가정해 봅시다. 샘플링 스위치가 켜졌을 때(turned on), 입력은 3.2 MHz 신호원에 연결됩니다. 샘플링 스위치가 꺼진 후(turned off), 입력 주파수는 75 MHz로 변경됩니다.

Fig. 10은 더미 스위치가 있을 때와 없을 때의 시뮬레이션 결과에 대한 FFT 스펙트럼을 보여줍니다.

 

더미 스위치가 있는 경우, 이 간섭 주파수(75 MHz)는 결과에 아무런 영향을 미치지 않았습니다. 반면 더미 스위치가 없는 경우, 75 MHz의 간섭 주파수가 스펙트럼 상에 뚜렷하게 나타났으며, 결과적으로 SNDR(신호 대 잡음 및 왜곡 비)을 68.8 dB에서 55.0 dB로 크게 떨어뜨렸습니다.

B. Dynamic Two-Stage Comparator

고속, 저전력 및 저잡음 특성을 가진 비교기는 SAR ADC에 있어 매우 중요합니다. 이러한 요구 사항들을 만족시키기 위해, 본 프로토타입 ADC에서는 동적 전치 증폭기(dynamic preamplifier) 단 [22]과 동적 래치(dynamic latch)로 구성된 동적 2단 비교기가 사용되었습니다.

 

동적 2단 비교기의 상세 회로도는 Fig. 11에 나타나 있습니다. 점진적으로 감소하는 공통 전압(common-voltage) 환경에서 제대로 동작하기 위해, 전치 증폭기는 p-타입(p-type) 입력 쌍을 사용합니다.

 

Clkc 신호가 하이(high) 상태일 때, 전치 증폭기의 출력인 V_a+와 V_a-는 접지(ground)로 리셋됩니다.

Clkc 신호가 로우(low) 상태로 떨어지면, V_a+와 V_a-는 입력 전압인 V_i+와 V_i-에 따라 로우에서 하이(high) 상태로 충전됩니다.

 

전치 증폭기는 이 두 전압 신호의 차이를 타이밍(시간)의 차이로 변환합니다. 동적 래치는 타이밍 비교기 역할을 수행하며, 어떤 입력 신호가 먼저 하이(high) 상태로 가느냐에 따라 디지털 출력을 생성합니다.

 

이 비교기는 정적 전력(static power)을 전혀 소모하지 않습니다. 따라서 에너지 효율이 매우 뛰어납니다.

 

1. 왜 하필 p-타입(p-MOS) 트랜지스터를 입력으로 썼을까?

  • 앞서 우리가 배운 '단조(Monotonic) 스위칭'을 떠올려보세요. 비교할 때마다 전압을 위로 올리는 게 아니라 무조건 밑으로 툭툭 깎아내립니다(Pull-down).
  • 즉, 시간이 지날수록 양팔 저울의 평균 높이(공통 전압)가 바닥을 향해 점점 낮아집니다. p-MOS 트랜지스터는 n-MOS와 달리 전압이 낮을 때 쌩쌩하게 잘 켜지는 특성이 있습니다. 그래서 점점 전압이 낮아지는 이 ADC 구조와 찰떡궁합이기 때문에 p-타입을 선택한 것입니다.

2. 전압의 차이를 '시간의 차이'로 바꾼다?

  • 증폭기는 플러스와 마이너스 전압을 받아서 "누가 더 빨리 충전되느냐(달리기 시합)"로 승부를 냅니다.
  • 입력 전압이 높은 쪽의 트랜지스터가 전기를 더 세게 밀어주기 때문에, 결승선(High 상태)에 더 빨리 도착합니다. 뒤에 있는 래치(Latch) 회로는 결승선 테이프를 누가 먼저 끊었는지만 잽싸게 확인해서 1 또는 0의 디지털 결과를 뱉어냅니다.

3. 정적 전력(Static Power) 제로의 의미

  • 계속 켜져 있으면서 배터리를 갉아먹는 일반적인 증폭기와 달리, 이 회로 앞에는 Clkc라는 스위치가 달려있습니다.
  • 평소에는 전기가 아예 안 통하게 꺼져 있다가, 비교가 필요한 순간(클럭이 뛸 때)에만 잠깐 켜져서 승부를 내고 다시 바로 꺼집니다(Dynamic). 이 덕분에 배터리 소모를 극한으로 줄일 수 있었습니다.

C. Capacitor Array

DAC 커패시터 배열은 보통 전체 ADC 면적의 50% 이상을 차지할 정도로 가장 많은 면적을 차지합니다. 따라서 ADC의 면적을 줄이기 위해서는 커패시터 배열의 레이아웃(배치)이 매우 중요해집니다.

Fig. 12는 두 가지 금속-산화물-금속 (MOM) 커패시터 셀 구조를 보여줍니다. Fig. 12(a)의 구조는 참고문헌 [10]의 커패시터 셀과 약간 유사합니다. 이 커패시터 셀의 상단 판(top plate)은 상단 판의 기생(parasitic) 성분을 줄이기 위해 하단 판(bottom plate)으로 둘러싸여 있습니다. 하지만, 각 하단 판 사이의 기생 커패시터가 스위치 버퍼 측으로 증가한다는 단점이 있습니다. 또한 각 단위 셀(unit cell) 사이의 간격 때문에 추가적인 면적을 차지하게 됩니다.

 

Fig. 12(b)는 본 논문에서 제안하는 커패시터 셀을 보여줍니다. 이 커패시터 셀의 하단 판은 상단 판으로 둘러싸여 있으며, 모든 커패시터 셀의 상단 판들은 하나로 결합되어 있습니다. 따라서 이 커패시터 배열은 매우 콤팩트(compact)하여 면적이 더 작고 기울기 효과(gradient effect)도 적어, 결과적으로 더 나은 매칭(matching) 특성을 얻을 수 있습니다. 덕분에 우리는 10비트 선형성(linearity)을 달성하면서도 더 작은 커패시턴스를 사용할 수 있게 되었습니다. 커패시턴스가 줄어들면, 동일한 안정화 시간(settling time)을 맞추기 위해 필요한 DAC 스위치의 크기 역시 함께 줄일 수 있습니다.

E. Standard Library Based Design

제안된 SAR ADC 내의 많은 하위 회로들(비교기 사이클링 타이밍 루프 로직, SAR 제어 로직, 디지털 오류 정정 로직, DAC 스위치 등)은 디지털로 이루어져 있습니다. 최신(advanced) CMOS 공정에서는 완전 주문형(full custom) 설계 및 레이아웃을 진행할 때 소자의 특성을 보장하기 위해 수많은 더미(dummy) 소자들을 추가해야 합니다. 하지만 이러한 추가적인 더미 셀들은 면적 오버헤드를 발생시키고, 라우팅 저항을 키우며, 메인 소자들에 기생 커패시턴스를 유발합니다.

 

반면, 파운드리(foundry, 반도체 제조사)에서 제공하는 디지털 표준 라이브러리 로직 셀(digital standard library logic cells)은 이미 검증된 소자 특성을 가지며, 규칙적이고 콤팩트한 레이아웃 크기를 자랑합니다. 따라서, 우리는 제안된 ADC의 디지털 하위 회로들을 구성하는 데 이 디지털 표준 로직 셀을 사용했습니다.

 

표준 셀을 사용하면, 상세한 레이아웃 기생 성분들이 포함된 상태로 사전 레이아웃(prelayout) 시뮬레이션을 돌려볼 수 있습니다. 즉, 이러한 디지털 하위 회로들에서 발생하는 기생 효과를 사전 설계 및 시뮬레이션 단계에서부터 미리 고려할 수 있게 됩니다. 이는 곧 레이아웃 수정과 사후 레이아웃(postlayout) 시뮬레이션 사이에서 발생하는 수많은 반복 재작업(iteration)을 줄여줍니다.

 

게다가 표준 셀 기반 설계를 적용하면 각 표준 셀의 레이아웃이 이미 다 그려져(준비되어) 있습니다. 이러한 디지털 하위 블록들은 CAD 툴을 이용한 자동 라우팅(auto-routing) 기능까지 사용할 수 있습니다. 결과적으로 레이아웃에 들어가는 노력이 엄청나게 줄어들며, 개발 시간과 비용 역시 대폭 감소하게 됩니다.

F. Reference Generator

10비트 해상도와 수백 MHz의 샘플링 속도를 갖는 전통적인 바이너리 SAR ADC의 경우, 기준 전압 버퍼(reference buffer)와 커패시터 DAC 네트워크는 수십 피코초(ps) 이내에 안정화(settle)되어야만 합니다. 이는 곧 수십 GHz에 달하는 대역폭을 가진 기준 전압 버퍼가 필요함을 의미합니다.

 

이러한 초광대역 버퍼의 전류 소모량은 수십 mA에 육박할 수 있으며, 이는 SAR ADC 자체의 전류 소모량보다 훨씬 높은 수치입니다. 이처럼 전력을 많이 소모하는 기준 전압 버퍼는 SAR ADC가 가진 본래의 강점인 '저전력 메리트'를 떨어뜨리게 됩니다. 하지만 본 논문에서 제안한 이진 스케일 재조합 여분(redundant) 알고리즘 덕분에, 기준 전압 버퍼에 요구되는 대역폭 조건은 대폭 완화됩니다.

Fig. 14는 제안된 SAR ADC에 채택된 기준 전압 버퍼의 회로도를 보여줍니다. 30 μA의 정적 전류가 30 kΩ 저항을 통과해 흐르면서 0.9V 전압을 생성합니다. 트랜지스터 M₂와 M₃는 M₁으로부터 흐르는 전류를 12배만큼 미러링(mirror)하며, 2개의 2.5 kΩ 저항을 통과해 흐르는 이 전류들은 I/Q 채널 ADC를 위한 한 쌍의 0.9V 기준 전압을 생성하게 됩니다.

 

이러한 오픈루프(open-loop) 토폴로지는 작은 출력 임피던스, 넓은 대역폭, 낮은 노이즈, 그리고 작은 면적이라는 장점을 제공합니다. 따라서 본 연구와 같은 고해상도, 고속 ADC에 매우 적합한 구조입니다.

 

 

  • 기존의 문제점 (닫힌 루프 피드백 버퍼): 일반적인 버퍼는 안정적인 전압을 내기 위해 피드백 루프(Closed-loop Op-amp 구조)를 씁니다. 하지만 수백 MHz 속도로 요동치는 ADC 커패시터들을 감당하려면 피드백 버퍼의 속도(대역폭)가 수십 GHz 수준으로 엄청나게 빨라야 해서 버퍼 혼자서 수십 mA의 전류를 다 먹어 치우는 배보다 배가 더 큰 상황이 생깁니다.
  • 이 논문의 해결책 (오픈 루프 + 여분 마진): 이 논문은 피드백 회로를 과감히 버리고, 전류를 그대로 복사해 저항으로 흘려보내서 전압을 찍어내는 단순한 오픈 루프(Open-loop) 구조를 썼습니다.
    • Q. 오픈 루프는 흔들림(오차)에 취약하지 않나요?
      • A. 원래는 그렇습니다. 하지만 우리에겐 앞서 설계한 재조합 여분(Redundancy) 기술이 있습니다. DAC 전압이 흔들려서 다소 오차가 생겨도 뒤에 있는 LSB들이 스스로 에러를 복구해 주기 때문에, 굳이 무겁고 전력 소모가 심한 피드백 버퍼를 쓸 필요가 없어진 것입니다.
    • Q. 미러링 비율 12배와 360 μA의 의미는?
      • 왼쪽 마스터 회로에서 단 30 μA의 아주 미세한 불씨(전류)만 태우고, 이를 필요한 곳(M₂, M₃)에만 12배로 미러링하여 각각 360 μA의 전류를 흘려줍니다 (30 μA x 12 = 360 μA ).
      • 이렇게 복사된 전류가 2.5 kΩ 저항을 만나 오옴의 법칙(V = I xR)에 의해 정확히 360 μA x 2.5 k Ω = 0.9 V$의 깨끗한 기준 전압을 노이즈 없이 초고속으로 만들어내게 됩니다.
      • 버퍼가 사용하는 전력은 고작 0.36 mA 수준으로 극도로 저전력입니다.

IV. MEASUREMENT RESULTS

이 프로토타입 ADC는 1P8M(1개 폴리, 8개 금속층) 20나노 CMOS 공정으로 제작되었습니다.

Fig. 15는 칩의 현미경 사진(micrograph)과 단 33 μm × 35 μm의 활성 면적(active area)만을 차지하는 ADC 코어의 확대된 레이아웃 도면을 보여줍니다.

 

SNR(신호 대 잡음비)을 개선하기 위해 거의 풀레일(rail-to-rail)에 가까운 입력 범위를 달성했던 기존 연구들[10], [11]과는 다르게, 본 프로토타입 ADC는 칩 내부에 포함된 프론트엔드(앞단) 회로들의 선형 영역이 제한적이라는 점 때문에 오직 1-V_P-P(피크-투-피크 1볼트)의 입력 스윙만을 채택했습니다.

 

SAR ADC의 공급 전압(0.9V ~ 1V) 및 기준 전압(0.9V)은 내부 LDO와 단 0.36 mA의 정적 전류만 소모하는 기준 전압 생성기에 의해 공급됩니다. 총 샘플링 커패시턴스는 540 fF이며, 이 중 메인 DAC가 차지하는 커패시턴스는 약 300 fF이고, 더미(dummy) 소자 및 기생 성분이 차지하는 커패시턴스는 240 fF입니다.

 

160 MS/s 샘플링 속도 모드에서, 전력을 절약하기 위해 공급 전압은 0.9V로 설정되며 샘플링 시간은 클럭 주기의 50% 듀티(duty cycle)를 가집니다. 이 조건에서의 동적 전력 소모량은 0.68 mW입니다. (전력 분배: 샘플 앤 홀드(S/H) 및 비교기 67%, SAR 제어 로직 23%, DAC 기준 전압 7%, 디지털 오류 정정(DEC) 3%). SNR(신호 대 잡음비)을 개선하기 위해 전력의 대부분은 비교기에서 소모됩니다.

Fig. 16은 160 MS/s 속도에서 입력 주파수에 따른 측정된 SNDR 및 SFDR 값을 보여줍니다. 낮은 입력 주파수에서 측정된 SNDR과 SFDR은 각각 57.7 dB와 78.9 dB입니다. 그 결과 얻어진 유효 비트 수(ENOB)는 9.29 비트입니다. 입력 주파수가 나이퀴스트(Nyquist) 주파수(80 MHz)까지 증가했을 때 측정된 SNDR과 SFDR은 각각 57.1 dB와 77.1 dB였습니다. 유효 분해능 대역폭(ERBW)은 160 MHz보다 높습니다.

 

아래의 왈든 성능 지수(Walden FoM) 공식 (3)에 따르면,

그 결과 얻어진 FoM(성능 지수)은 저주파와 나이퀴스트(Nyquist) 주파수에서 각각 6.8 및 7.3 fJ/conversion-step입니다.

 

1.0V 공급 전압에서 320 MS/s의 샘플링 속도를 달성하기 위해, 샘플링 시간을 확보하고자 SAR 변환의 12번째(12th) 비트 사이클을 생략(skip)합니다. 이 조건에서 샘플링 시간은 클럭 주기의 약 40%이며, 전력 소모량은 1.52 mW입니다.

Fig. 17은 320 MS/s 속도에서 입력 주파수에 따른 측정된 SNDR 및 SFDR 값을 보여줍니다. 낮은 입력 주파수에서 측정된 SNDR과 SFDR은 각각 57.1 dB와 78.1 dB입니다. 그 결과 얻어진 유효 비트 수(ENOB)는 9.20 비트입니다.

 

입력 주파수가 나이퀴스트 주파수(160 MHz)까지 증가했을 때, 측정된 SNDR과 SFDR은 각각 50.9 dB와 58.6 dB였습니다. 유효 분해능 대역폭(ERBW)은 100 MHz보다 높습니다. 그 결과 얻어진 FoM은 저주파와 나이퀴스트 주파수에서 각각 8.1 및 16.5 fJ/conversion-step입니다.

 

샘플링 대역폭은 ADC 테스트 경로 상의 저항(ESD 보호 저항, 라우팅 저항, 스위치 온-저항을 포함하며, 포스트 레이아웃 추출 결과 총 약 500Ω에 달함)에 의해 제한되며, 이는 ADC 샘플링 중 전압이 급격히 변하는 속도(slewing)를 느리게 만듭니다.

Fig. 18은 19.9 MHz 입력 및 320 MS/s 샘플링 주파수에서의 FFT 플롯을 보여줍니다. 측정된 SNDR, SFDR, THD는 각각 56.8 dB, 74.8 dB, 그리고 -71.3 dB입니다.

 

Fig. 19는 160 MS/s에서의 측정된 정적 성능(static performance)을 보여줍니다. DNL은 -0.34 ~ +0.41 LSB 이내이고, INL은 -0.43 ~ +0.28 LSB 이내입니다. ADC 성능의 전체 요약은 Table III에 나열되어 있습니다.

Table IV는 제안된 ADC를 세계 최고 수준의 기존 연구들(state-of-the-art ADCs)과 비교한 표입니다.

유사한 변환 속도와 해상도를 가진 기존 연구들과 비교했을 때, 제안된 SAR ADC는 오직 1{-V}_{P-P}의 작은 입력 신호 스윙만을 사용하면서도 유사한 수준의 높은 FoM(성능 지수)을 달성해 냈으며, 면적은 그 연구들보다 10배(10X)나 더 작습니다.

이 프로토타입 ADC는 현재까지 발표된 10비트 비-시분할(non-interleaving) SAR ADC 중 가장 빠르고 가장 작은 ADC입니다.

V. CONCLUSION

본 논문에서는 고속 SAR ADC에서 발생하는 기준 전압 버퍼(reference buffer) 및 DAC의 안정화(settling) 문제를 극복하기 위해 이진 스케일 재조합 여분(binary-scaled recombination redundant) 알고리즘을 제안하였습니다.

 

이 프로토타입 칩에서는 전체 샘플링 커패시턴스와 활성 면적을 줄이기 위해 크기가 작으면서도 정밀하게 매칭된 MOM 커패시터 셀 구조를 사용하였습니다. 파운드리의 표준 라이브러리를 기반으로 한 설계 기법은 디지털 하위 회로들의 설계 및 레이아웃 시간을 단축하는 데 크게 기여하였습니다.

 

제안된 프로토타입 ADC는 100 MHz 이상의 유효 분해능 대역폭(ERBW)을 가지며 320 MS/s의 초고속 동작 속도를 달성하였습니다. 또한 20나노 CMOS 공정에서 단 0.052 mm²의 활성 면적만을 차지하면서, 8.1 fJ/conversion-step이라는 뛰어난 성능 지수(FoM)를 기록하였습니다.

 

이러한 실험적 결과들은 제안된 SAR ADC의 뛰어난 전력 및 하드웨어 효율성, 그리고 초고속 동작 잠재력을 입증하고 있으며, 본 회로가 차세대 고속 무선랜 규격인 IEEE 802.11ac 애플리케이션에 매우 적합함을 보여줍니다.

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