Successive Approximation Analog-to-Digital Converters: Improving Power Efficiency and Conversion Speed

출처 : https://ieeexplore.ieee.org/document/7743043

 

---

SAR ADC는 아날로그 입력을 가장 잘 나타내는 디지털 코드를 구하기 위해 이진 검색 알고리즘을 구현합니다.

3비트 ADC

이 알고리즘은 N비트 디지털 코드를 찾기 위해 정확히 N번의 단계(steps)를 거쳐야 합니다. 그림 2는 전체 신호 범위가 -1V에서 +1V 사이일 때, 주어진 아날로그 입력 전압(V_in)이 디지털 출력 코드로 변환되는 3비트 ADC의 예시를 보여줍니다.

• 시작 상태: 전체 범위는 -1V ~ +1V, 첫 기준 전압 V_ref = 0V
• Step 1: V_in이 0V보다 작으므로 (V_in < 0V), 범위는 -1V ~ 0V로 좁혀짐 → 첫 번째 비트 = 0
• Step 2: 새로운 기준 전압은 중간값인 -0.5V. 이번에는 V_in이 더 크므로 (V_in > -0.5V), 범위는 -0.5V ~ 0V로 좁혀짐 → 두 번째 비트 = 1
• Step 3: 새로운 기준 전압은 중간값인 -0.25V. V_in이 이보다 작으므로 (V_in < -0.25V), 범위는 -0.5V ~ -0.25V가 됨 → 세 번째 비트 = 0

결과적으로 이 아날로그 입력 전압 V_in은 -0.5V와 -0.25V 사이의 값이며, 이를 3비트 디지털 신호 010으로 변환해 낸 것입니다.

 

이 알고리즘에는 세 가지 구성 요소가 필요합니다.

1. 비트 결정 결과에 따라 업데이트되는 기준 전압 V_ref를 생성하기 위해 디지털-아날로그 변환기(DAC)
2. V_in과 V_ref를 비교하기 위해 비교기(comparator)
3. 다양한 동작의 타이밍을 제어하고 실제 획득한 디지털 코드를 저장하기 위해 로직(logic) 회로

이에 더해, 이진 탐색을 수행하기 전에 아날로그 입력 전압을 샘플링하고 유지(hold)하기 위한 트랙앤홀드(T&H) 회로도 필요합니다.

 

 

입력을 샘플링한 후, 디지털 비트 1부터 N까지 하나씩 차례대로 결정됩니다. 샘플링 속도(f_s)에 맞춰 작동하는 클록이 T&H(트랙앤홀드) 스위치를 제어합니다.

 

대개 이보다 더 높은 클록 주파수(f_clk)가 요구되는데, 이는 SAR 알고리즘의 N번의 주기(cycle)마다 DAC, 비교기, 그리고 로직의 동작 타이밍을 맞출 수 있는 개별적인 클록 페이즈(phases)가 필요하기 때문입니다. 따라서 f_clk는 통상적으로 샘플링 속도인 f_s보다 최소 N+1배 이상 높아야 합니다.

• Operation (동작 과정): 맨 위 축을 보면 먼저 Sample(샘플링)을 진행한 뒤, Bit 1부터 Bit N까지 차례대로 비트를 결정하고, 다시 다음 데이터의 Sample로 넘어가는 주기를 반복합니다.
• f_s (샘플링 주파수): 하나의 아날로그 값을 완전히 디지털로 변환하는 데 걸리는 총 시간(T_s)을 정의합니다. 그림의 긴 빨간색 화살표 범위가 한 주기입니다.
• f_clk (내부 클록 주파수): 맨 아래 파형을 보면 하나의 샘플링 주기(T_s) 안에 아주 빠른 클록(T_clk)이 촘촘하게 들어 있는 것을 볼 수 있습니다.
  • 첫 번째 칸은 Sample에 할당됩니다.
  • 그 뒤로 1번부터 N번까지의 비트를 결정하는 클록들이 이어집니다.
  • 결과적으로 좌측의 수식인 f_clk ≥ (N+1)f_s 가 왜 성립하는지 보여준다.

 

본질적으로 T&H 회로의 기능은 아날로그 입력 신호를 커패시터에 샘플링하고 유지(hold)하여, 이후 SAR ADC가 이를 양자화할 수 있도록 하는 것입니다.

 

(Figure 5)는 샘플링 스위치와 샘플링 커패시턴스 C_s로 구성된 싱글 엔디드(single-ended) 구조의 T&H 회로를 보여줍니다.

그림에 나타난 바와 같이, 클록 신호(CLK)가 하이(V_dd) 상태를 유지하는 동안 V_out은 입력 V_in을 그대로 추적(track)합니다. CLK가 로우(0)가 되는 순간 입력 신호가 샘플링되며, V_out은 C_s에 유지(hold)됩니다.

 

NMOS 소자만으로 구성된 스위치의 가장 큰 한계점은 V_in이 V_dd - V_tn (V_tn은 NMOS의 문턱 전압)보다 훨씬 낮을 때만 도통(conduct)할 수 있다는 점입니다. 이로 인해 레일투레일(rail-to-rail, 공급 전압 전 범위) 입력 신호를 처리하지 못한다는 단점이 있습니다.

 

이에 대한 잠재적이고 간단한 해결책은 CMOS 스위치를 사용하는 것입니다(그림 6). 이 구조에서는 NMOS와 PMOS 소자가 병렬로 연결되어 사용됩니다.

 

 

(Figure 6)에 나타난 바와 같이, 이는 이론적으로 레일투레일(rail-to-rail) 전도성을 갖는 스위치로 이어질 수 있습니다. 그러나 이 방법은 오직 V_dd ≫ |V_tp| + V_tn 조건이 만족될 때만 가능합니다. 만약 이 조건이 충족되지 않으면, 스위치는 입력 전압 범위의 중간 영역에 있는 신호들을 통과시키지 못합니다(도통되지 않습니다).

 

첨단 CMOS 공정 노드에서는 공급 전압(V_dd) 레벨이 문턱 전압들(V_tn, V_tp)보다 더 빠르게 감소(scale)하는 경향이 있기 때문에, 이 조건을 만족시키기가 점점 더 어려워질 수 있습니다.

 

이러한 한계점들을 극복하기 위한 흔한 해결책은 (그림 5에서처럼) NMOS 전용 스위치를 사용하되, 트래킹(tracking)하는 동안 게이트 전압을 V_dd보다 높게 올려주어 스위치의 전도성을 높이는 것입니다.

클록 부스팅(Clock boosting) 기술을 사용하면 게이트 전압이 고정된 높은 값(예: 2V_dd)으로 상승하므로, 레일투레일(rail-to-rail) 입력 범위를 확보할 수 있을 뿐만 아니라 오버드라이브 전압(overdrive voltage)도 훨씬 커져 더 넓은 대역폭과 우수한 선형성을 얻을 수 있습니다. 그러나 이렇게 높아진 전압은 NMOS의 안전 전압 한계를 초과(신뢰성 저하)하는 결과를 초래할 수 있습니다.

 

이에 대한 대안은 부트스트래핑(Bootstrapping) 기술입니다. 이 방식은 게이트 전압을 입력 신호에 연동된 전압인 V_dd + V_in으로 상승시키며, 이를 통해 NMOS의 게이트-소스 전압(V_gs)을 항상 V_dd와 같은 일정한 값으로 유지해 줍니다. 이는 NMOS가 전압 한계 내에서 안전하게 동작하도록 보장할 뿐만 아니라, 오버드라이브 전압을 입력 신호와 무관하게(독립적으로) 만들어 줌으로써 선형성을 더욱 향상시킵니다.

---

 

T&H 회로에서 발생하는 가장 중요한 비이상적 특성(imperfections)들

 

• 1. 트래킹 고정 (신호를 따라가는 중)
  • On-resistance (켜짐 저항): 스위치 자체의 저항 성분 때문에 입력 신호가 통과할 때 RC 지연(Delay)이 발생하여 대역폭이 제한됩니다.
• 2. 샘플링 순간 (스위치가 딱 꺼지는 찰나)
  • Charge Injection (전하 주입): 트랜지스터 채널에 모여 있던 전하들이 스위치가 꺼지면서 커패시터(C_s) 쪽으로 쏟아져 들어와 저장된 전압에 오차(Error)를 만듭니다.
  • Sampling Noise (샘플링 노이즈): 저항의 열잡음 때문에 발생하는 그 유명한 kT/C 노이즈를 의미합니다.
  • Jitter / Time-skew (지터 및 시간 왜곡): 클록 신호가 들어오는 타이밍이 미세하게 흔들려(Jitter) 정확한 순간에 샘플링하지 못하고 오차가 생기는 현상입니다.
• 3. 홀드 모드 (값을 붙잡고 있는 중)
  • Leakage (누설 전류): 스위치가 꺼졌음에도 커패시터에 저장된 전하가 미세하게 새어나가 전압이 뚝뚝 떨어지는 현상입니다.
  • Capacitive Coupling (기생 커패시턴스 결합): 주변 신호선들과의 기생 커패시터 성분 때문에, 입력 신호의 변화가 홀드된 전압 값에 간섭을 주는 현상입니다.

 

한 예로, NMOS 스위치의 켜짐 저항은 식 (1)과 같이 주어지며, NMOS, PMOS, CMOS 스위치의 켜짐 저항은 그림 6에 나와 있습니다. 식 (1)에서 볼 수 있듯이, 켜짐 저항은 W/L 비율을 키우거나, CLK 전압을 높이거나(예: 부스팅 또는 부트스트래핑 사용), 혹은 문턱 전압이 낮은 트랜지스터를 사용함으로써 줄일 수 있습니다.

 

실무에서 on 저항은 두 가지 T&H 성능 제한을 유발합니다.

첫째, R_on은 C_s와 결합하여 저역통과 필터(low-pass filter)를 형성하므로 시스템의 대역폭을 제한합니다.

둘째, (부트스트래핑을 사용하지 않는 한) R_on이 입력 신호 V_in에 의존하기 때문에, 이 저항 성분은 신호의 왜곡(distortion)을 초래합니다. 그러나 이러한 왜곡은 입력 신호가 R_on*C_s 필터의 대역폭에 가까워질 때만 명확해지며, 이는 왜곡이 주파수 의존적임을 의미합니다.

 

샘플링 순간에는 전하 주입으로 인해 두 번째 형태의 왜곡이 발생할 수 있습니다.

즉, 스위치가 꺼지는 즉시 채널에 있던 전하 Q_ch가 밖으로 빠져나가야 합니다.

이 전하가 입력단과 출력단으로 균등하게 분산된다고 가정하면, NMOS 스위치의 경우 출력단에 다음과 같은 전압 변동(voltage step)이 발생합니다.

 

전하 주입은 오프셋(offset) 및 이득 오차(gain error)를 유발하지만, 이는 종종 무시할 수 있는 수준이며 차동(differential) T&H 구조에서 일부 상쇄됩니다. 그러나 이 오차 전압은 신호에 의존하기 때문에 실제 회로에서 왜곡을 일으킬 수도 있습니다. 이 기여분은 V_in의 주파수에 의존하지 않으므로, frequency independent distortion으로 나타납니다. 트랜지스터의 면적 WL을 줄이면 전하 주입의 영향을 줄이는 데 도움이 됩니다. 또 다른 일반적인 해결책은 전하 주입을 상쇄하는 더미(dummy) 스위치를 사용하거나, 식 (2)에서 신호 의존성을 완전히 제거하는 텀플레이트 샘플링(bottom-plate sampling) 기술을 사용하는 것입니다.

(Figure 7)는 NMOS 스위치를 사용한 차동(differential) T&H 회로의 선형성 시뮬레이션 결과를 보여줍니다. 이 T&H 회로는 10MS/s의 속도로 동작하며 1pF의 샘플링 커패시턴스를 가집니다. 여기서 선형성은 SFDR(Spurious-Free Dynamic Range, 순시 동적 범위)로 표현되었으며, 입력 신호 주파수의 함수로 플롯되어 있습니다.

 

낮은 주파수 대역에서는 전하 주입(charge injection)이 왜곡을 지배하므로, 이 구간에서 SFDR이 일정하게 유지되는 이유를 설명해 줍니다. 반면 더 높은 주파수 대역에서는 온 저항(R_on)으로 인한 왜곡의 영향력이 커지면서, 주파수가 높아짐에 따라 SFDR이 점차 떨어지게 됩니다.

 

또한, 스위치의 폭(W)을 더 넓히면 전하 주입이 증가하여 저주파 선형성이 저하되는 것을 관찰할 수 있습니다. 하지만 이와 동시에 온 저항이 감소하므로 고주파 선형성은 향상됩니다. 따라서 W/L 비율의 선택은 저주파 선형성과 고주파 선형성 사이의 명백한 트레이드오프(tradeoff) 관계에 있습니다.

 

샘플링 순간에 발생하는 두 번째 비이상적 특성은 샘플링 노이즈(sampling noise)의 유입입니다. 스위치가 꺼질 때 입력 신호뿐만 아니라, 스위치 자체에서 발생하는 열잡음(thermal noise)도 커패시터 C_s에 함께 샘플링되며, 이때의 총 잡음 전력(noise power)은 kT/C_s와 같습니다.

차동(differential) 구조를 사용할 경우 이 성분이 두 번 발생하므로, 총 잡음 기여도는 2kT/C_s가 됩니다(여기서 C_s는 차동 구조의 각 단에 위치한 커패시턴스입니다). 이 상황에서 유일한 해결책은 C_s의 크기를 적절하게 설계(sizing)하는 것뿐입니다.

또 다른 해결책은, 대개 우리가 관심을 두는 지표가 신호 대 잡음비(SNR)라는 점을 고려하여, 신호의 진폭(swing)을 레일투레일(rail-to-rail)로 만들거나 공급 전압을 높임으로써 신호 크기를 극대화하는 것입니다.

 

SNR을 높이는 두 가지 전략:

• 분모(잡음) 줄이기: 커패시터 C_s의 크기를 키우면 잡음 전력(2kT/C_s) 이 줄어듭니다. (단, 커패시터가 커지면 이전 단의 버퍼가 이를 구동하기 힘들어지는 트레이드오프가 있습니다.)
• 분자(신호) 키우기: 본문에 언급된 것처럼 앞서 배운 부트스트래핑 등을 통해 신호 진폭을 공급 전압 전 범위(Rail-to-Rail)로 꽉 채워주면, 잡음이 조금 있더라도 상대적인 SNR을 크게 개선할 수 있습니다.

 

샘플링 순간에 발생하는 세 번째 문제는 클록 타이밍의 변동(오차)입니다.

(Figure 8)에 나와 있듯이, 클록 신호가 원래 설계된 기준 시점으로부터 Δt_clk만큼 어긋나게 되면, 샘플링된 출력 전압 V_out에는 오차 ΔV_out이 발생하게 됩니다. 이 오차는 Δt_clk와 샘플링되는 입력 신호의 미분 값(기울기) 모두에 비례합니다.

 

따라서 이러한 오차는 고주파 입력 신호를 처리하는 ADC에서 특히 치명적입니다. 만약 Δt_clk가 무작위(노이즈 형태)로 흔들리는 특성을 보일 때 이를 지터(jitter)라고 부르며, 출력에 노이즈를 유발합니다.

 

반면 Δt_clk가 일정한 값(상수)을 유지할 때 이 현상을 타임 스큐(time skew)라고 합니다. 여러 개의 SAR ADC를 타임 인터리브(time-interleaved) 구조로 결합할 때, 각 서브 ADC들 간의 타임 스큐 편차는 전체 ADC 시스템에 왜곡(distortion)을 일으키는 원인이 됩니다.

 

마지막으로, T&H 회로는 홀드 모드(hold mode) 동안에도 결함이 발생할 수 있습니다. 이론적으로 홀드 모드에서는 출력 노드가 입력 신호로부터 완전히 격리되어야 합니다. 그러나 특히 현대 CMOS 공정 노드에서는 그렇지 못한 것이 현실입니다.

첫째로, 트랜지스터에서 누설 전류(leakage)가 발생할 수 있습니다. 이는 트랜지스터가 꺼져 있어야 하는 상황임에도 불구하고 드레인과 소스 사이에 저항성 경로가 형성되어 V_in과 V_out이 연결됨을 의미합니다.

 

두 번째 문제는 트랜지스터 자체의 내부 성분이나 금속 배선 간의 간섭으로 인해 발생하는 드레인-소스 간 기생 커패시턴스 결합(capacitive coupling, C_ds)입니다.

 

이 두 가지 문제로 인해 결국 V_out 값이 입력 신호에 의해 교란을 받게 되며, 이는 양자화(quantization) 과정에서 오류를 유발할 수 있습니다. 미세 공정 기술로 갈수록 누설 전류가 증가하는 경향이 있고, 소자 크기가 줄어들면서 커패시티브 커플링 역시 증가할 수 있기 때문에 이 두 문제는 첨단 공정에서 더욱 치명적이게 됩니다.

 

W/L 비율을 최소화하면 누설 전류와 커패시티브 커플링을 모두 줄이는 데 도움이 됩니다. 다른 방법으로는 문턱 전압(V_th)이 더 높은 소자를 사용하여 누설 전류를 줄이거나, 레이아웃(layout) 기법을 적용하여 커패시티브 커플링을 감소 또는 상쇄할 수 있습니다.

 

종합해보면, T&H 회로는 다양한 문제에 직면할 수 있으며 이들을 해결하기 위한 대책들은 때때로 서로 상충(모순)되기도 합니다. 결과적으로 회로 구조(topology)를 선택하고 트랜지스터 크기(sizing)를 결정하는 설계 과정은 이러한 다양한 문제들 사이에서 균형을 잡기 위한 타협과 절충(compromise)의 과정이 될 것입니다.

---

SAR ADC 내부의 DAC는 대개 스위치드 커패시터(switched-capacitor) 네트워크로 구현됩니다. 많은 변형 구조가 존재하지만, 모노토닉 스위칭(monotonic switching) 방식을 사용하는 전하 재분배(charge redistribution) DAC의 예시를 들어 설명하겠습니다.

Figure 9는 이러한 구조를 가진 3비트 해상도의 DAC 예시를 보여줍니다. 이 차동(differential) 구조는 단위 값이 C_u인 일련의 바이너리 가중(binary-scaled, 2진 배수 크기) 커패시터들을 가지고 있습니다. 샘플링 클록 f_s에 의해 제어되는 좌측의 샘플링 스위치들은 앞서 설명한 T&H(트랙앤홀드) 기능을 수행합니다.

 

먼저, 입력 전압(V_in+, V_in-)이 모든 커패시터의 상부 전극(top plate)에 샘플링됩니다. 샘플링 스위치에서 바라본 한쪽 단(side)의 총 커패시턴스 C_s는 8C_u가 됩니다. 샘플링하는 순간에 디지털 신호 a_2-0, b_2-0에 의해 제어되는 모든 스위치(하부 전극 측)는 접지(ground)에 연결됩니다. 마지막으로 출력단(V_out+, V_out-)은 비교기에 직접 연결됩니다.

 

예를 들어 V_dd = 1 V, V_in+ = 0.6 V, V_in- = 0.4 V라고 가정해 보겠습니다.

이 경우 차동 입력 전압은 0.2 V가 됩니다.

출력 노드에 이 입력 전압들을 샘플링하고 나면 SAR 알고리즘이 시작됩니다.

• 첫 번째 단계 (1번째 비트 결정):  첫 번째 비교가 수행됩니다. 현재 V_out+ > V_out-이므로 첫 번째 결정은 1로 판별되며, V_out+와 V_out-의 차이를 줄이기 위해 비트 b_2가 V_dd로 스위칭됩니다. b_2가 접지에서 V_dd로 바뀜에 따라 전하 재분배가 일어나며, V_out+는 변하지 않고 그대로 유지되는 동안 V_out-는 4C_u / C_s * V_dd = 0.5 V만큼 증가하게 됩니다. 이로 인해 새로운 V_out- 전압은 0.9 V가 됩니다.
• 두 번째 단계 (2번째 비트 결정):  이제 V_out- > V_out+가 되었으므로, 다음 비교 결과는 0으로 판별되며 a_1이 V_dd로 스위칭됩니다. 이로 인해 V_out+가 0.25 V만큼 증가하여 새로운 전압인 0.85 V가 됩니다.
• 세 번째 단계 (3번째 비트 결정): 현재 여전히 V_out- > V_out+ 상태이므로, 세 번째 비교 역시 0으로 판별되고 a_0가 V_dd로 스위칭됩니다. 이로 인해 V_out+가 0.125 V만큼 추가로 증가하여 0.975 V가 됩니다.
• 네 번째 단계 (4번째 비트 결정): 이제 V_out+ > V_out-이므로 네 번째 비교 결과는 1이 되며, 최종 출력 코드는 1001이 됩니다.

여기서 주목할 점은, 모노토닉 스위칭 방식을 사용하면 초기 샘플링 상태에서 스위치를 바꾸지 않고 곧바로 첫 번째 비교를 수행하기 때문에, 최종 ADC 해상도(4비트)를 DAC 해상도(3비트)보다 1비트 더 높게 가져갈 수 있다는 것입니다

 

모노토닉 스위칭 방식은 단지 하나의 예시일 뿐입니다. 스위치드 커패시터 네트워크를 구현하는 방법은 이 외에도 많이 있습니다.

각 방식 모두 ADC가 동일한 이진 탐색 알고리즘을 수행한다는 점은 같지만, 커패시터를 똑똑하게 스위칭하거나, 여러 개의 기준 전압을 사용하거나, 혹은 전하를 재사용하는 방식으로 DAC의 전력 소모를 줄일 수 있습니다.

 

---

DAC 설계에서 가장 핵심적인 세 가지 고려사항은 노이즈(noise), 속도(speed), 그리고 미스매치(mismatch)입니다.

노이즈는 T&H(트랙앤홀드) 회로가 커패시터 배열(array)에 입력 신호를 샘플링하는 바로 그 순간에 유입됩니다. 또한, 제어 스위치들(그림 9의 a_2-0, b_2-0)의 on 저항(R_on)으로 인해서도 추가적인 노이즈가 존재하게 됩니다. 게다가, DAC의 기준 전압(reference voltage)으로 사용되는 공급 전압 V_dd 역시 시스템 내부로 노이즈를 결합(couple)시킬 수 있습니다.

 

 

• 원래는 모든 길이 대칭이고 올바른 전압 구역으로 쪼개져야 합니다.
• 그런데 상위 비트를 결정하는 큰 커패시터(예: 4C_u)에 오차가 생겨서 전압 스텝 s의 기준선(파란 점선)이 오른쪽(빨간 실선)으로 밀려버렸다고 가정해 봅시다.
• 그러면 그 상위 비트 줄기 아래에 매달려 있는 하위 비트들(001, 010 등)의 샘플링 경로 전체가 도미노처럼 통째로 오른쪽으로 밀려 나갑니다.
• 결정적으로, 반대쪽 분기인 s' 영역으로 이동했을 때도 똑같은 상위 비트 커패시터 하드웨어를 재사용하기 때문에, 우측 영역에서도 소름 돋게 똑같은 오차 패턴(오른쪽으로 밀림)이 반복되는 것입니다.

 

 

• 가로축은 디지털 코드(0부터 4095까지의 12비트 ADC 예시), 세로축은 ADC의 정밀도 오차를 나타내는 INL(적분 비선형성)입니다. 이상적인 ADC라면 오차가 0인 평평한 직선이어야 합니다.
• 하지만 그래프를 보면 특정 구간마다 주기적으로 툭 떨어졌다가 툭 올라가는 사각파(Square wave) 형태의 독특한 반복 패턴이 보입니다.
• 이게 바로 상위 비트 커패시터의 미스매치 오차가 하위 비트 전 구간에 걸쳐 주기적으로 복사-붙여넣기 되었음을 증명하는 실제 칩 측정 데이터입니다.

 

 

 

종합적으로 볼 때, 전체 DAC 커패시턴스 C_s의 값을 선택하는 것은 일종의 트레이드오프(상충 관계)입니다. 즉, 커패시턴스 값이 클수록 노이즈 및 매칭 성능 측면에서는 유리한 반면, 값이 작을수록 전력 소모, 칩 면적, 그리고 동작 속도 측면에서 더 선호됩니다.

 

---

Comparator

비교기(comparator)의 역할은 양의 입력 신호(V_in+)가 음의 입력 신호(V_in-)보다 큰지 작은지를 판별하여 그에 따른 디지털 결과(D)를 생성하는 것입니다.

(Figure 13)는 클록의 상승 에지(rising CLK edge)에서 활성화되는 다이나믹 비교기의 예시를 보여주며, 이 회로는 오직 CLK가 전환(transition)되는 순간에만 전력을 소모합니다. 대부분의 비교기와 마찬가지로, 이 구조는 두 부분으로 나뉩니다.

1. 전단에 위치한 DAC를 향해 초기 이득(initial gain)을 제공하고 격리(isolation)시키는 프리앰프 단(preamplifier stage)
2. 포지티브 피드백(positive feedback)을 기반으로 빠르게 결정을 내리는 래치 단(latch stage)

비교기의 구체적인 동작은 Figure 14에 나타나 있습니다. CLK가 High가 되기 전에는 프리앰프에 있는 PMOS 소자들이 기생 출력 커패시턴스를 V_dd로 프리차지(precharge)하므로, AP와 AN 노드의 전압은 V_dd와 같아집니다. 이때 래치 출력단은 접지(GND)로 초기화됩니다.

CLK가 하이가 되면 프리앰프의 테일 트랜지스터(tail transistor)가 도통하기 시작하며, 차동 쌍(differential pair)에 전류가 흘러 커패시터들을 방전(discharge)시킵니다. 이에 따라 AP와 AN 전압은 GND를 향해 점차 감소하게 됩니다.

 

작은 입력 신호 차이가 인가된다고 가정하면 (V_in+ > V_in-), 이로 인해 발생하는 전류 불균형(current imbalance) 때문에 AN 노드가 AP 노드보다 조금 더 빨리 내려가게 되며, 이는 입력 신호가 동적으로 전단 증폭(dynamic preamplification)되었음을 나타냅니다.

AP와 AN 사이의 전압 차이는 래치의 입력 PMOS 트랜지스터 중 하나가 도통(conduct)하기 시작하는 즉시 래치에 의해 감지됩니다. 이 시점부터는 래치가 동작을 주도하여(take over) 최종 디지털 출력(D)을 얻게 됩니다. 이후 CLK가 로우(Low)가 되면 비교기는 다시 초기 상태로 리셋됩니다.

 

비교기(comparator)에서 가장 중요하게 다뤄야 할 두 가지 불완전성은 노이즈(noise)와 제한된 작동 속도로 인해 발생하는 준안정성(metastability)입니다.

 

• 노이즈 (Noise): 회로 내부에 본질적으로 존재하는 미세한 전압/전류의 흔들림입니다. 이로 인해 입력 신호가 0 근처에서 애매할 때 오작동을 일으킵니다.
• 준안정성 (Metastability): 비교기가 제한된 시간 안에 '0'인지 '1'인지 결정을 내리지 못하고 중간 상태에 머무르는 현상입니다.

 

비교기는 아날로그 입력을 받아 디지털 출력을 내보내기 때문에, 노이즈를 모델링하는 방식이 일반적인 아날로그 회로 블록과는 약간 다릅니다. 비교기 입력단에서의 노이즈는 입력 환산 노이즈 소스(input-referred noise source, P_n,cmp [V^2])로 모델링할 수 있습니다.

 

하지만 출력이 디지털 영역(도메인)에 있기 때문에, 출력 노이즈는 비트 에러 율(Bit Error Rate, BER)로 모델링되어야 합니다. BER은 회로 내의 무작위 노이즈로 인해 비교기의 판단(decision)이 실패할 확률을 의미합니다.

 

출력 확률과 입력 노이즈 간의 관계는 오차 함수(Error Function, ERF)를 통해 수식으로 나타낼 수 있습니다. 여기서 V_in은 차동 입력 신호(differential input signal)이며, P_1은 디지털 출력으로 '1'이 나올 확률입니다.

"얼마나 자주 0과 1을 헷갈리는가?" 하는 확률, 즉 BER(비트 에러 율)로 측정해야 한다는 것이 핵심입니다.

오차 함수(ERF) 수식의 의미

이 수식은 주어진 입력 전압(V_in)에서 비교기가 정확히 '1'이라고 판별할 확률(P_1)을 나타냅니다.

• 입력 신호(V_in)가 양수이고 노이즈(√P_n,cm)보다 훨씬 클 때: 오차 함수(erf) 부분이 1에 가까워져 P_1은 거의 1(100%)이 됩니다. 즉, 신호가 강력하면 노이즈가 있어도 흔들림 없이 '1'로 올바르게 판단합니다.
• 입력 신호(V_in)가 음수이고 노이즈보다 절댓값이 클 때: 오차 함수 부분이 -1에 가까워져 P_1은 거의 0(0%)이 됩니다. 즉, '0'으로 올바르게 판단합니다.
• 입력 신호(V_in)가 0에 매우 가까울 때: 두 입력값의 차이가 거의 없어서 노이즈에 의해 판별이 크게 흔들립니다. 이때 오차 함수 값은 0에 가까워지고 P_1은 0.5(50%)가 됩니다. 즉, 노이즈 때문에 완전히 랜덤하게 찍는 것과 같은 상태가 됨을 의미합니다.

요약하자면: 신호가 강할 때는 노이즈를 무시해도 되지만, 비교기가 판단을 내리기 가장 까다로운 경계선(0 근처)에서는 노이즈가 에러를 만드는 주범이 된다.

 

Figure 13의 회로에서 P_n,cmp(입력 환산 노이즈)는 프리앰프(전치 증폭기)의 부하 커패시턴스(load capacitance)에 반비례합니다. 동시에 이 단(stage)의 전력 소모량은 동일한 커패시턴스에 비례합니다.

 

결과적으로 전력 소모와 노이즈 성능 사이에는 직접적인 트레이드오프(상충 관계)가 존재합니다.

이러한 트레이드오프를 어느 정도 극복하기 위해 몇 가지 방법들이 발표되었습니다. 예를 들어, [16]에서는 2-모드(two-mode) 비교기와 중복성(redundancy)을 사용하여 대부분의 SAR 사이클에서는 전력을 절약하고, 높은 정확도가 요구되는 중요한 마지막 사이클들에서만 더 많은 전력을 소모하는 방식을 사용합니다.

 

또한, [17]에서는 앞서 식 (3)의 BER(비트 에러 율)에 영향을 받는 경우(즉, 에러가 발생하기 쉬운 경우)에만 비교기 판단 결과를 디지털 방식으로 평균화(digitally averaging)함으로써, 전력 효율적으로 비교기 노이즈의 영향을 줄일 수 있는 또 다른 기술을 구현했습니다.

 

마지막으로, [18]에서는 Figure 13의 비교기를 변형한 버전을 구현했습니다. 이 구조는 프리앰프(전치 증폭)를 수행할 때 방전(discharging) 구간만을 사용하는 것이 아니라, 노드 AP와 AN의 방전(discharging) 및 충전(charging) 구간을 모두 활용하여 전력 효율을 향상시켰습니다.

 

비교기(comparator) 설계에서 두 번째로 중요한 요소는 지연(delay)입니다.

Figure 14에서 볼 수 있듯이, CLK(클럭)의 상승 에지(rising edge)와 출력 데이터 D가 유효해지는(valid) 순간 사이에는 일정량의 지연 시간(τ_cmp)이 존재합니다.

차동 입력 전압(differential input voltage)이 0에 가까워질 때, 비교기가 준안정성(metastability)에 접근하면서 이 지연 시간은 극도로 길어질 수 있습니다.

 

따라서, 준안정성으로 인해 유발되는 비트 에러(bit errors)의 가능성을 제한하기 위해, 비교기의 속도는 입력 신호의 크기가 매우 작을 때를 기준으로 검증되어야 합니다.

---

Logic

SAR 로직의 핵심을 보여주는 예시가 Figure 15에 나와 있습니다. 이 로직은 보통 두 세트의 플립플롭(flip-flops)으로 구성됩니다.

 

첫 번째 세트는 온도계형 카운터(thermometric counter)를 구현하며, 여기서 활성화된 각각의 플립플롭은 SAR ADC의 특정 동작을 시작하게 합니다. 예를 들어, 첫 번째 플립플롭은 T&H(트랙 앤 홀드)가 입력 신호를 샘플링하도록 지시합니다. 두 번째부터 N+1번째 플립플롭까지는 비교기를 위한 CLK(클럭) 신호를 생성하고, 그 결과를 저장하며, DAC를 제어함으로써 SAR 알고리즘의 N번의 사이클을 순차적으로 수행합니다.

 

두 번째 플립플롭 세트는 데이터 레지스터(data register) 역할을 구현하는데, 이는 DAC를 제어하는 디지털 코드를 담고 있기 때문입니다. SAR 변환 과정이 끝날 때, 이 레지스터는 ADC의 최종 디지털 출력 코드를 가지게 됩니다.

이러한 플립플롭들 외에도, DAC 스위칭 기법 등을 구현하기 위해 보통 몇 가지 추가적인 논리 게이트들이 필요합니다. 많은 상황에서 표준 셀(standard-cell) 설계 방식만으로도 충분할 수 있지만, 매우 낮은 전력 소모나 높은 작동 속도를 요구하는 ADC의 경우에는 참고문헌 [11]에서 설명된 것처럼 보통 맞춤형 논리 설계(custom logic design)가 적용됩니다.

 

SAR 로직은 크게 '순서를 정해주는 카운터'와 '결과를 기억하는 레지스터'로 나뉩니다.

1. 첫 번째 세트: 지휘자 역할을 하는 '온도계형 카운터 (시퀀서)'

• 역할: ADC가 어떤 순서로 동작해야 할지 시간표를 짜고 지시를 내리는 제어부(Control Logic)입니다. 보통 시프트 레지스터(Shift Register) 또는 시퀀서(Sequencer)라고도 부릅니다.
• 동작 방식: 클럭이 뛸 때마다 '1'이라는 신호가 옆 플립플롭으로 하나씩 이동합니다(마치 온도계 눈금이 올라가듯).
  • 첫 번째 칸에 불이 들어오면: "자, 지금 입력 신호 캡처(샘플링)해!"
  • 두 번째 칸에 불이 들어오면: "첫 번째 비트(MSB) 비교해!"
  • 세 번째 칸에 불이 들어오면: "두 번째 비트 비교해!" ... 이런 식으로 전체 사이클(N번)을 순차적으로 통제합니다.

2. 두 번째 세트: 기억 장치 역할을 하는 '데이터 레지스터'

• 역할: 비교기가 0인지 1인지 판별해 낸 결과를 차곡차곡 저장하는 메모리(Storage)입니다.
• 동작 방식: 비교기가 내놓은 결과를 저장하고, 이 데이터를 바탕으로 DAC 안의 스위치들을 조작하여 다음 비교를 위한 새로운 기준 전압(V_ref)을 만들어 냅니다. N번의 과정을 모두 거치고 나면, 이 레지스터에 들어있는 0과 1의 조합이 바로 우리가 원하는 최종 디지털 출력(Digital Output Code)이 됩니다.

요약하자면: SAR ADC의 디지털 로직은 '순서를 짚어주는 카운터'와 '결과를 담아두는 레지스터'의 합작으로 이루어지며, 목표하는 성능(속도/전력)에 따라 기성품을 쓸지 맞춤 제작을 할지 결정해야 한다는 내용을 담고 있습니다.

---

System-Level Tradeoffs

각 블록의 세부 설계를 다룬 후, 이 섹션에서는 노이즈, 선형성(linearity), 속도, 전력 소모, 그리고 칩 면적 측면에서 SAR ADC 설계의 전반적인 트레이드오프(상충 관계)를 논의합니다.

 

노이즈 측면에서 가장 중요한 요인들은 샘플링 노이즈(P_n,th), DAC 노이즈(P_n,dac), 비교기 노이즈(P_n,cmp), 그리고 양자화 노이즈(P_n,q)입니다. 앞의 세 가지 노이즈는 앞서 다루었습니다.

 

양자화 노이즈는 디지털 출력 코드의 비트(bit) 수가 유한하기 때문에 발생하며, 이는 반올림(rounding) 또는 양자화 오류(quantization error)를 초래하고 이를 하나의 노이즈 소스로 모델링할 수 있습니다. 전체 ADC 노이즈는 대략 이 네 가지 노이즈 항을 모두 더한 값으로 주어집니다.

 

ADC 전체의 노이즈는 다음 4가지의 합으로 결정됩니다.

• P_n,th (샘플링 노이즈): T&H 스위치에서 발생하는 kT/C 열 노이즈.
• P_n,dac (DAC 노이즈): DAC 내부 스위치와 기준 전압(Reference)에서 올라오는 노이즈.
• P_n,cmp (비교기 노이즈): 앞서 배운 프리앰프 등에서 발생하는 판단 오류 유발 노이즈.
• P_n,q (양자화 노이즈): 아날로그(연속적인 값)를 디지털(계단식 값)로 변환할 때, 어쩔 수 없이 버림/반올림하면서 생기는 근본적인 오차. (예: 3.14159...V를 3.14V로 읽을 때 생기는 0.00159...V의 오차)

저해상도(Low-resolution) SAR ADC는 일반적으로 양자화 노이즈에 의해 성능이 제한됩니다. 왜냐하면 열 노이즈(thermal noise) 요구 사항(P_n,th, P_n,dac, P_n,cmp)을 충족하는 것이 비교적 간단하고 비용(전력/면적)이 적게 들기 때문입니다.

 

반면, 고해상도(High-resolution) SAR ADC는 일반적으로 열 노이즈에 의해 성능이 제한됩니다. 양자화 노이즈를 최소화하는 것은 상대적으로 저렴해진 반면, 낮은 열 노이즈를 달성하는 것은 (전력 소모 측면에서) 비용이 매우 많이 들기 때문입니다.

 

ADC의 전달 함수(transfer function) 관점에서 볼 때, 여러 블록(예: 비교기, DAC, T&H)에서 발생하는 오프셋(offset) 및 이득(gain) 에러는 보통 크게 치명적이지 않습니다.

왜냐하면 이러한 에러들은 단순히 ADC의 입력 환산 오프셋(input-referred offset)이나 전체적인 이득 에러로 변환될 뿐, 신호의 왜곡(distortion)을 유발하지는 않기 때문입니다. 이러한 이유로, 이 에러 요인들은 설계 시 종종 무시되거나 요구 조건이 완화 될 수 있습니다. 

 

하지만, 시간 인터리브(time-interleaved) ADC의 경우나 절대적인 정밀도(absolute precision)가 요구되는 특정 애플리케이션의 경우에는, 캘리브레이션(calibration, 보정)을 통해 오프셋 및 이득 에러를 최소화하거나 보상해야 합니다. 이러한 선형적인(linear) 에러들을 제외하면, SAR ADC의 왜곡(distortion)은 보통 T&H(트랙 앤 홀드) 회로의 왜곡이나 커패시터 불일치(mismatch)로 인해 발생하는 DAC의 비선형성(nonlinearity)에 의해 한계가 결정됩니다.

 

이러한 비선형성 요인들은 ADC 입력단에서 그 영향이 즉각적으로 나타나므로 설계 시 반드시 고려되어야 합니다.

 

속도 측면에서 볼 때, 우리는 Figure 4에서 T_s/(N + 1)의 길이를 갖는 하나의 클럭 사이클(T_clk) 내에서 DAC, 비교기(comparator), 그리고 로직(logic)이 각각 처리 시간을 필요로 한다는 것을 보았습니다.

이 시간들을 각각 τ_dac, τ_cmp, τ_logic이라고 할 때, 이들의 합은 항상 τ_clk보다 작아야 하며, 결과적으로 이 블록들 간에는 속도를 두고 트레이드오프(상충 관계)가 발생하게 됩니다.

 

T_clk가 외부에서 제공되고 샘플링 시간(T_s)의 일정 비율로 고정되어 있는 동기식(synchronous) SAR ADC를 사용하는 대신, 대안으로 비동기식(asynchronous) 구현을 사용할 수 있습니다. 비동기식 SAR ADC에서는 외부에서 T_s만 제공될 뿐, T_clk는 제공되지 않습니다.

 

그 대신 T_clk는 내부적으로 생성되며, 총 N번의 T_clk 사이클이 전체 변환 시간 내에 다 들어갈 수만 있다면, 각 사이클마다 T_clk 값을 가변적으로 가져갈 수 있습니다.

이를 통해, 잃어버린 시간을 보상할 만큼 다른 사이클들이 조금 더 빠르게 끝난다면, 비교기가 준안정성(metastability)에 가까워져 판단이 오래 걸리는 사이클에는 T_clk 시간을 더 늘려줄 수 있습니다.

결과적으로, 비동기식 아키텍처는 비교기의 준안정성 문제를 훨씬 더 잘 다룰 수 있게 해주며, 동시에 외부에서 요구되는 고속 클럭 주파수의 필요성도 낮춰줍니다.