세미캉 님의 블로그

The Bootstrapped Switch

semikang — Sun, 19 Jul 2026 17:35:52 +0900

전계효과 트랜지스터(FET)는 1950년대부터 특히 아날로그 신호용 스위치로 사용되어 왔습니다. 아날로그 샘플링 기술의 도입 초기에는 이러한 소자들이 입력 전압에 의존하는 온-저항(on-resistance) 특성을 나타내며, 이로 인해 왜곡(distortion)이 발생한다는 사실이 발견되었습니다.

이 문제는 입력 및 출력의 전압 스윙이 큰 상황에서도 스위치의 온-저항 변화를 최소화하는 회로 기술인 '부트스트래핑(bootstrapping)'을 통해 해결할 수 있습니다. 본 글에서는 부트스트랩 스위치(bootstrapped switch) 토폴로지를 살펴보고, 나노미터 공정 설계에서 이 기술이 갖는 역할과 중요성을 알아봅니다.

Brief History

스위치의 온-저항(on-resistance)을 비교적 일정하게 유지하기 위해, 우리는 입력 전압이 변하더라도 스위치의 게이트-소스 전압을 고정하고자 합니다.

1966년에 출원된 특허 [1]에서 러셀(Russell)은 그림 1에 표시된 회로를 제안했습니다. 이 회로에서는 P타입 소스 팔로워(source follower) 15가 입력 전압을 비교적 일정한 크기인 |V_GS15|만큼 위로 시프트(shift)하고, 이 전압으로 N타입 스위치 10의 게이트를 구동합니다.

따라서 게이트-소스 전압은 다음과 같이 결정됩니다.

결과적으로 이 스위치는 선형 저항처럼 동작하게 됩니다. 여기서 소스 팔로워의 역할은 V_GS15를 설정해 주는 배터리로 볼 수 있습니다.

배경: 왜 게이트-소스 전압(V_GS)을 고정해야 할까?

MOSFET 스위치가 켜졌을 때의 온-저항(R_on) 공식은 대략 다음과 같습니다.

문제점: 만약 게이트 전압(V_G)을 그냥 전원 전압(V_DD)으로 고정해 두면, 입력 전압(V_in)이 변할 때 게이트-소스 전압(V_GS = V_DD - V_in)도 함께 변해버립니다.
결과: 입력 전압이 커질수록 V_GS가 작아져서 온-저항 R_on이 급격히 증가합니다. 스위치 저항이 입력에 따라 출렁거리니 신호가 왜곡(Distortion)될 수밖에 없습니다.
해결책: 입력(V_in)이 아무리 변하더라도, V_GS를 항상 일정한 값으로 꽉 붙잡아 두자!는 것이 이 회로의 목표입니다.

V_in과 스위치의 게이트 사이를 "연속 시간(continuous-time)"으로 레벨 시프트(전압 이동) 시키는 아이디어는 1970년대에 인기를 얻었으며, Russell의 특허와 유사한 형태로 다른 특허들[2], [3]에도 등장했습니다.

하지만 아날로그 CMOS 회로에 점점 더 많은 스위치가 사용됨에 따라, 레벨 시프트 회로에서 소모되는 전력이 문제가 되었습니다.(이 레벨 시프트 회로는 여러 스위치가 공유할 수 없기 때문에 전력 낭비가 컸습니다.)

또한, 전원 전압이 점차 낮아지면서(scaled down), 소스 폴로워(source follower)와 그 바이어스 전류원(bias current source)이 차지하는 전압 헤드룸(voltage headroom) 때문에 허용되는 입력 신호의 범위가 제한되었습니다.

정적 전력(static power)을 전혀 소모하지 않으면서도 더 다재다능한 "수동형(passive)" 레벨 시프트 구조를 고안해야 할 때가 온 것입니다. 미리 충전된 커패시터(precharged capacitor)를 이용해 레벨 시프트용 배터리를 구현한다는 개념은 문헌 [4]에서 처음 찾아볼 수 있습니다.

이후 여러 수정안[5], [6]이 뒤따랐고, 2001년 문헌 [7]에 묘사된 토폴로지(회로 구조)에서 그 정점을 찍었으며, 바로 이것이 우리가 이 글에서 공부할 내용의 기초가 됩니다.

Switch Nonidealities

나노미터 공정의 MOS 스위치들은 여러 가지 불완전한 특성을 겪지만, 여기서는 부트스트래핑(bootstrapping)을 통해 완화할 수 있는 두 가지 문제에 집중하겠습니다.

Figure 2(a)의 간단한 회로를 보면, 스위치 M_1이 켜져 있을 때 클럭(CK)은 V_DD에 연결되어 있습니다. 이로 인해 발생하는 온저항(on-resistance, R_on)은 대략 다음과 같습니다.

입력 전압인 V_in이 V_DD - V_TH에 가까워짐에 따라 R_on → ∞ 가 되기 때문에, 입력으로 받을 수 있는 전압 범위가 매우 제한적입니다. 이 상황을 해결하기 위해 Figure 2(b)에 표시된 상보형(complementary) 구조를 사용할 수 있으며, 여기서는 M_2(PMOS)가 더 높은 입력 전압 레벨을 처리해 줍니다.

하지만 MOS의 비이상적인 특성(특히 채널 내 수직 전계에 의한 이동도 저하 현상) 때문에, 이 구조의 전체 온저항 역시 V_in의 변화에 따라 여전히 크게 변동합니다. Figure 2(c)는 이러한 변동을 최소화하기 위해 (W/L)_1 = 5μ m / 40n m 및 (W/L)_2 = 25μ m / 40n m로 설정한 예시 그래프입니다.

온저항 R_on이 거의 7배 가까이 변하게 되면 Figure 2(b) 회로의 위상 천이(phase shift)를 변조시키게 되고, 이는 커패시터 C_1 양단에 나타나는 신호를 왜곡 시킵니다. 이 현상은 입력 신호를 V_in(t) = V_0 + V_0 cos ω_in(t) 로 두고, 출력 신호를 다음과 같이 근사해 보면 확인할 수 있습니다.

수직 전계에 의한 이동도 저하(Mobility Degradation) 때문입니다. 소자가 미세화될수록 게이트 쪽에서 누르는 힘(수직 전계)이 세져서 전자나 정공이 뻘밭을 걷는 것처럼 느려집니다. 최적의 W/L 비율을 맞춰도 저항이 최대 7배나 널뛰기를 한다는 겁니다.

저항이 변하는 게 왜 치명적인가? (수식 1, 2 해설)

스위치의 저항 R_on과 샘플링 커패시터 C_1은 일종의 RC Low-Pass Filter를 만듭니다.

필터를 통과한 신호는 필연적으로 위상 지연(Phase Shift, 시간이 밀림)이 발생하는데, 그 지연값이

(수식 1)

진짜 문제: R_on이 고정된 값이라면 그냥 신호가 전체적으로 똑같이 밀리니까 문제가 안 됩니다.
하지만 V_in에 따라 R_on이 바뀐다면? 신호의 전압이 높을 때와 낮을 때 통과하는 속도(지연시간)가 달라집니다. 전압마다 도착하는 시간이 다르니, 파형의 모양이 찌그러지게 됩니다(Harmonic Distortion).

수식 (2)는 수식 (1)을 테일러 급수 등으로 근사(Approximation)한 것인데, 복잡하게 볼 것 없이 맨 마지막 항

에 주목하면 됩니다.

원래 신호(cos) 말고 이상한 에러 성분(sin)이 추가로 생겼는데, 이 에러의 크기가 R_on에 비례합니다. 즉, R_on이 흔들리면 에러의 크기도 계속 흔들리면서 치명적인 왜곡을 만들어낸다는 뜻입니다.

여기서 신호 감쇠는 무시되며, 위상 천이(phase shift)는 1 rad보다 훨씬 작다고 가정합니다. 주기적인 입력 신호에 대해 온-레지스턴스(R_on) 역시 주기적으로 변하므로 푸리에 급수(Fourier series)로 전개할 수 있습니다. 실제로 그림 2(c)에 나타난 대략 대칭적인 거동은 입력 신호가 한 주기 도는 동안 R_on은 두 주기를 완료함을 시사합니다.

R_on의 푸리에 급수를

로 표현하면, 다음과 같은 출력 식을 얻게 됩니다. (식 3 참조)

출력에서 3차 고조파(third harmonic)의 진폭은

이 되며, 이를 1차 고조파(기본 신호)로 정규화하면 다음과 같습니다. (식 4 참조)

예를 들어 왜곡(distortion) 레벨을 -60 dB 이하로 유지하려면,

을 보장해야 하므로 심각한 대역폭 제한에 직면하게 됩니다.

그렇다면 그림 2(b)의 스위치들의 크기(Width, 폭)를 훨씬 키워서 R_on과 R_1 성분을 비례해서 줄이면 어떻게 될까요? 그렇게 하면 이 스위치들의 드레인 접합 커패시턴스(drain junction capacitance)가 샘플링 커패시터 C_1에 무시할 수 없는 수준의 심각한 비선형 성분을 더하게 되어, 또 다른 왜곡을 유발합니다. 이러한 관찰 결과들은 상보형 스위치(Complementary Switch) 구조가 대략 6비트(6-bit) 이상의 선형성을 달성하는 데는 부적합하다는 것을 보여줍니다.

요즘 나오는 스마트폰 디스플레이나 통신용 ADC는 기본이 10비트, 12비트, 고정밀도는 14비트 이상을 요구하는데, 6비트짜리 스위치로는 택도 없다..

그림 2(a)와 (b)의 샘플링 회로에서 발생하는 또 다른 문제는 트랜지스터가 켜져 있을 때 반전층(inversion layer)에 저장되는 전하와 관련이 있습니다. 스위치가 꺼질 때, MOSFET은 이 전하 중 일부를 샘플링 커패시터 C_1에 주입(inject)하여 샘플링된 신호에 오차를 더하게 됩니다. 가장 주요한 문제는 이 전하량이 V_in의 함수라는 점입니다.

예를 들어 NMOS 소자의 경우, 반전층 전하량은

가 됩니다.

부트스트래핑(Bootstrapping)은 V_GS를 일정하게 고정함으로써 이러한 입력 전압 의존성 역시 억제해 줍니다. (다만, 문턱 전압 V_TH는 바디 효과(body effect)로 인해 여전히 입력 신호의 함수로 남습니다.)

Basic Bootstrapping

우리는 스위치의 게이트와 소스 사이에 배터리를 연결하면 문턱 전압 이상의 일정한 V_GS를 유지하여 소자를 안정적으로 켠 상태로 둘 수 있다고 추측(제시)했습니다. 그림 3(a)에 나타난 바와 같이, 이러한 배치는 게이트를 소스에 "부트스트랩(끈을 묶어 함께 끌어올림)"하여 두 노드의 전압이 일심동체로(함께) 움직이도록 만듭니다. 흥미롭게도 이 경우 게이트 전압(V_G)이 전원 전압(V_DD)보다 더 높게 올라갈 수 있으며, 이는 저전압(low-voltage) 회로 설계에서 매우 유용한 특성입니다.

① '부트스트랩(Bootstrap)'의 진짜 의미: "일심동체"

원래 부트스트랩은 "장화 뒷부분에 달린 끈(Bootstrap)을 스스로 잡아당겨서 자신을 공중으로 들어 올린다"는 모순적인 영어 속담에서 유래한 단어입니다. 컴퓨터를 켤 때 '부팅(Booting)'한다는 말도 여기서 나왔습니다.

회로에서 부트스트랩은 "소스 전압이 올라갈 때, 게이트 전압도 제 힘으로 같이 끌어올려 진다"는 뜻으로 쓰입니다.

그림 3(a)를 보면 게이트와 소스 사이에 일정한 전압을 가진 배터리(V_battery)가 묶여 있죠? 수학적으로 게이트 전압은 항상 다음과 같습니다.

만약 입력 신호(V_in)가 0.2 V에서 0.8 V로 0.6 V만큼 상승하면, 게이트 전압(V_G)도 정확히 똑같이 0.6 V만큼 위로 껑충 뛰어올라. 배터리가 두 노드를 끈으로 묶어놓은 것처럼 완벽하게 동기화(Change in unison)되어 움직입니다. 그 결과 둘의 차이인 V_GS는 입력이 무얼 하든 상관없이 항상 고정(Constant)되는 마법이 일어나게 됩니다.

② 왜 V_G가 전원 전압(V_DD)보다 높아질 수 있을까?

이게 처음 배울 때 가장 신기하고 헷갈리는 부분입니다. 보통 회로에서 전원 전압(V_DD)이 최고 대장 전압이라 그보다 높은 전압은 안 나올 것 같잖아요?

만약 공급 전원 V_DD = 1.0 V인 공정이고, 우리가 배터리 전압을 1.0 V로 채워두었다고 하면,

이 상태에서 입력 신호 V_in이 대장 전압인 1.0 V까지 꽉 차서 들어오면 어떻게 될까?

위의 수식에 그대로 대입하면

순간적으로 게이트 노드의 전압이 전원 전압의 2배인 2.0 V까지 솟구치게 됩니다! 외부에서 따로 높은 전압을 넣어준 게 아니라, 배터리 역할을 하는 소자(나중에는 커패시터)가 충전해 둔 전하가 입력 신호에 실려 동적으로 붕 떠버리는(Floating) 현상 덕분입니다.

그림 3(b)에 묘사된 바와 같이, 미리 충전된 커패시터를 이용하여 배터리를 근사(대체)해 보겠습니다. 샘플링 모드에서 부트스트랩 커패시터 C_b는 메인 스위치 M_11을 켠 상태로 유지합니다. 홀드(정지) 모드에서는 두 가지 동작이 완료되어야 합니다. 즉, M_11은 꺼져야 하고, C_b는 다시 (예를 들어 V_DD로) 충전되어야 합니다. 따라서 우리는 회로에 5개의 스위치를 추가하게 됩니다 [그림 3(c)]. M_10은 M_11을 끄는 역할을 하고, M_8과 M_9는 C_b를 M_11로부터 분리(해제)하며, M_3와 M_12는 C_b를 V_DD로 사전 충전(precharge)합니다. 결과적으로 우리는 부트스트래핑을 위해 각 샘플링 회로마다 최소 5개 이상의 트랜지스터와 1개의 커패시터가 추가로 필요하다는 것을 알 수 있습니다.

Complete Bootstrapped Switch

이제 그림 3(c)의 스위치들에 사용할 수 있는 MOSFET의 종류(타입)를 결정해 보겠습니다. M_10과 M_12는 각각의 드레인(Drain)을 접지(Ground)에 연결하므로, 이들은 NMOS 소자로 구현되어야 합니다. 또한, M_8은 C_b의 상부 전극(Top plate, 고전압 노드)을 메인 스위치 M_11의 게이트에 연결하므로, PMOS 트랜지스터를 사용해야 합니다. 우리는 이 세 스위치가 클록 신호 CK에 의해 구동된다고 가정하며 [그림 4(a)], 이에 따라 CK가 하강하고 ~CK(바 클록)가 상승할 때 회로가 홀드(Hold) 모드로 진입하게 됩니다.

회로를 설계할 때 어떤 노드를 NMOS로 만들고 어떤 노드를 PMOS로 만들지 결정하는 명확한 기준을 제시하고 있습니다.

① 노드를 접지(0 V)로 내릴 때는 NMOS (M_10, M_12)

MOSFET의 특성상, NMOS는 낮은 전압(특히 Ground, 0 V)을 손실 없이 완벽하게(Strong 0) 전달하는 데 탁월합니다.

M_12는 홀드 모드 때 커패시터 C_b의 하부 전극을 Ground로 묶어주는 역할입니다.
M_10은 홀드 모드 때 메인 스위치 M_11의 게이트 전압을 0 V로 확실하게 뽑아내어 스위치를 끄는 역할입니다.
둘 다 목적지가 'Ground'이기 때문에 망설임 없이 NMOS를 선택한 것입니다.

② 고전압을 전달할 때는 PMOS (M_8)

반대로 PMOS는 높은 전압(Strong 1)을 문턱 전압(V_TH) 손실 없이 그대로 전달하는 데 탁월합니다.

부트스트랩 스위치가 동작할 때 커패시터 C_b의 상부 전극(Top plate)은 V_DD 근처나 그 이상으로 치솟는 가장 뜨거운(전압이 높은) 노드입니다. M_8은 이 높은 전압을 메인 스위치 M_11의 게이트로 고스란히 배달해 주어야 하는 막중한 임무를 가집니다. 만약 여기에 NMOS를 썼다면 문턱 전압만큼 전압이 깎이는 손실(V_DD - V_TH)이 발생하므로, 전압 손실이 없는 PMOS를 사용하는 것이 필수적입니다.

③ 클록 타이밍의 보완 (~CK의 존재)

회로가 샘플링을 끝내고 홀드 모드로 진입하려면 기존의 충전 및 차단 스위치들이 일제히 움직여야 합니다. 메인 클록 CK가 떨어질(Low) 때, 반대 위상을 가진 ~CK는 솟구치게(High) 되며, 이 상반된 클록 쌍을 이용해 회로 내부의 NMOS와 PMOS 스위치들을 동시에 제어하게 됩니다.

M_3와 M_9의 소자 선택은 흥미로운 점들을 수반합니다. C_b의 상부 전극(Top plate)을 V_DD로 사전 충전해야 하므로 M_3는 반드시 PMOS 스위치여야 합니다. 그렇다면 이 스위치의 게이트를 일반적인 클록 CK로 구동해도 괜찮을까요? 만약 그렇게 구동한다면, 샘플링 모드에서 M_3의 게이트 전압을 V_DD로 올려서 이 스위치를 꺼야 하며, 결과적으로 샘플링 모드 동안 그림 4(b)와 같은 간략화된 회로가 형성됩니다. 여기서 노드 P의 전압(V_p)은 사전 충전된 전압과 입력 신호의 스윙 폭을 모두 포함하고 있기 때문에 V_DD 위로 올라갈 수 있다는 점을 상기해 보십시오. 결과적으로 V_p가 상승함에 따라 M_3의 소스(Source)와 드레인(Drain)의 역할이 뒤바뀌게 되고, 새로운 소스 노드의 전압이 게이트 전압보다 문턱 전압(|V_THp|) 이상으로 높아져 M_3가 의도치 않게 켜지게 됩니다. 이러한 문제를 피하기 위해, 우리는 그림 4(c)에 나타난 것처럼 M_3의 게이트 역시 입력 전압(노드 X)에 연동되도록 부트스트랩합니다.

① 왜 M_3를 껐는데도 다시 켜지는 걸까요? (소스-드레인 역전 현상)

MOSFET(특히 PMOS)은 물리적으로 소스와 드레인이 대칭 구조입니다. 따라서 두 노드 중 전압이 더 높은 쪽이 자동으로 '소스(Source)' 역할을 맡게 됩니다.

홀드 모드 (충전할 때): 당연히 전원 전압(V_DD) 쪽이 노드 P(V_p)보다 전압이 높으므로, V_DD 라인이 소스입니다.
샘플링 모드 (끌 때): M_3를 끄기 위해 게이트에 V_DD를 인가합니다. 정상적인 상태라면 V_gate=V_DD, V_source=V_DD가 되어 V_SG = 0 V이므로 PMOS가 꺼져야 합니다.
문제 발생: 메인 스위치가 부트스트랩되면서 노드 P의 전압(V_p)이 V_DD + V_in으로 껑충 뛰어오릅니다.
- 이제 V_DD 공급선(1.0 V)보다 노드 P의 전압(1.0 V + V_in)이 더 높아집니다!
- 이에 따라 노드 P가 새로운 '소스'로 둔갑하게 됩니다.

② 수학적 조건으로 보기

역전된 상태에서 M_3의 새로운 소스-게이트 전압(V_SG)을 계산해 보면 다음과 같습니다.

V_source (new) = V_p = V_DD + V_in
V_gate = V_DD
V_SG = V_source - V_gate = (V_DD + V_in) - V_DD = V_in

PMOS는 V_SG가 문턱 전압의 절대값(|V_THp|)보다 커지면 켜집니다. 즉, 입력 신호 V_in이 문턱 전압보다 커지는 순간, 꺼져 있어야 할 M_3 스위치가 도로 켜지는 치명적인 오작동이 발생합니다. 이렇게 되면 C_b에 어렵게 충전해 둔 전하가 V_DD 공급선 쪽으로 역류하여 방전되어 버리고, 부트스트랩 기능은 완전히 상실됩니다. (그림 4(b)가 바로 이 찌그러지는 오작동 상태를 보여줍니다.)

③ 해결책: M_3의 게이트도 같이 들어 올리기

라자비 교수님이 제시한 해결책(그림 4(c))은 아주 우아합니다. 노드 P(V_p)가 입력 전압만큼 위로 붕 뜰 때, M_3의 게이트 전압도 일반 클록에 묶어두지 말고 입력 전압과 같이 위로 띄워버리는 것(Node X에 연결)입니다.

그렇게 하면 소스(V_p)가 올라갈 때 게이트(V_G)도 함께 올라가므로, 둘의 차이인 V_SG를 항상 문턱 전압보다 작게 유지할 수 있어 샘플링 모드 동안 M_3를 완벽하게 꺼진 상태로 안전하게 방어할 수 있습니다.

트랜지스터 M_9은 샘플링 모드에서 입력 신호를 직접 감지(전달)하므로, 메인 스위치인 M_11과 반드시 같은 타입(NMOS)이어야 합니다. 만약 이 모드에서 M_9의 게이트 전압이 일반적인 V_DD에 머물러 있다면, 입력 전압(V_in)이 높은 값을 가질 때 이 트랜지스터는 꺼지거나 최소한 매우 큰 온-저항(on-resistance)을 나타내게 됩니다. 우리는 이 스위치(M_9)의 게이트 역시 부트스트랩함으로써 이 문제를 해결하며, 최종적으로 그림 4(c)에 도시된 토폴로지에 도달하게 됩니다.

회로가 완벽하게 동작하기 위해 주변 소자들이 왜 함께 '부트스트랩 세트'로 묶여야 하는지 그 당위성을 보여줍니다.

① 왜 M_9은 메인 스위치(M_11)와 같은 NMOS여야 할까요?

그림 3(c)나 4(c)를 보시면, 샘플링 모드일 때 M_9은 부트스트랩 커패시터(C_b)의 하부 전극(Bottom plate)을 입력 전압(V_in) 라인에 직접 연결해 주는 역할을 합니다. 즉, 메인 스위치 M_11과 마찬가지로 입력 신호 전압을 소스 노드로 직접 받아들이는 위치에 있습니다. 따라서 신호의 거동을 똑같이 따라가야 하므로 M_11과 동일한 NMOS 타입으로 매칭해 주어야 합니다.

② 게이트를 그냥 V_DD로 두면 생기는 문제 (다시 도지는 NMOS의 한계)

앞서 논문 초반부(그림 2(a))에서 일반 NMOS 스위치 하나만 쓰면 입력 전압이 V_DD - V_TH 전압 근처로 높아질 때 스위치가 꺼져버리는 치명적인 문제가 있다고 배웠습니다. M_9을 부트스트랩하지 않고 게이트에 그냥 일반 클록 전압(V_DD)을 인가하면 이 문제가 똑같이 재발합니다.

입력 신호 V_in이 V_DD에 가까운 높은 전압으로 들어오는 상황을 가정해 보겠습니다.

M_9의 게이트 전압 = V_DD
M_9의 소스 전압 = V_in (높은 전압)
M_9의 게이트-소스 전압 (V_GS9) = V_DD - V_in

V_in이 커질수록 V_GS9는 급격히 줄어들어 문턱 전압(V_TH)보다 작아집니다. 결과적으로 입력 전압이 높을 때 M_9이 꺼지거나 저항이 너무 커져서, C_b의 아랫다리를 V_in에 제대로 붙여주지 못하는 먹통 상태가 됩니다. C_b의 아랫다리가 V_in을 단단히 붙잡고 위로 밀어 올려주어야 메인 스위치(M_11)의 부트스트랩이 유지되는데, 밑받침이 되는 M_9이 흔들려버리니 전체 부트스트랩 회로가 깨지게 되는 것입니다.

③ 해결책: M_9 너도 같이 부트스트랩하자!

라자비 교수님이 제시한 최종 구조인 그림 4(c)를 보시면, 이 문제를 해결하기 위해 M_9의 게이트 역시 고정된 클록선에 두지 않고 함께 부트스트랩되도록 설계했습니다.

이렇게 하면 샘플링 모드에서 M_9의 게이트 전압도 V_in이 높아질 때 전원 전압(V_DD) 위로 함께 붕 떠서 올라가게 됩니다. 덕분에 입력 전압이 아무리 높게 들어와도 M_9의 V_GS9는 항상 문턱 전압보다 훨씬 큰 값으로 일정하게 유지되며, 아주 낮은 온-저항으로 C_b의 하단 노드를 V_in에 완벽하게 고정해 줄 수 있게 됩니다.

정리

메인 스위치 M_11 하나를 완벽하게 부트스트랩하기 위해서는:

C_b의 전하가 역류하지 않도록 M_3의 게이트도 입력에 연동시켜 높여주어야 하고,
C_b의 아랫다리가 입력을 단단히 붙잡을 수 있도록 M_9의 게이트도 함께 부트스트랩해 주어야 합니다.

그림 4(c)의 샘플링 회로는 우수한 성능과 높은 선형성을 제공하지만, 한 가지 단점을 수반합니다. 바로 샘플링 모드에서 노드 X의 전압(V_X)이 V_DD 위로 상승할 때, 트랜지스터 M_10이 V_DD보다 큰 드레인-소스 전압(V_DS) 및 드레인-게이트 전압(V_GD)을 겪게 된다는 점입니다. 그 결과로 발생하는 "스트레스"는 소자의 수명을 단축시키므로 반드시 피해야 합니다. 이는 캐스코드(Cascode) 소자를 사용하여 M_10을 보호(shielding)함으로써 해결할 수 있습니다 [그림 4(d)]. 이제 M_14는 (M_10이 꺼져 있을 때) M_10에 걸리는 전압 오버헤드를 약 V_DD - V_TH14 수준으로 제한해 줍니다.

성능(선형성)을 완벽하게 맞추고 나니, 이제는 트랜지스터가 물리적으로 파괴되거나 골병이 드는 신뢰성 문제가 찾아왔습니다. 라자비 교수님이 이를 어떻게 해결하는지 짚어보겠습니다.

① 트랜지스터가 받는 신뢰성 스트레스(Stress)의 원인

앞서 배운 대로 샘플링 모드가 되면 메인 스위치의 게이트 노드인 노드 X(V_X)의 전압은 V_in + V_DD까지 치솟습니다. 입력 신호가 전원 전압(V_DD) 근처까지 들어온다면, 노드 X는 거의 2V_DD에 육박하는 초고전압 노드가 됩니다.

이때 노드 X에 드레인이 직접 맞닿아 있는 M_10 스위치를 살펴보아야 합니다. 샘플링 모드 동안 M_10은 꺼져 있어야 하므로 게이트와 소스는 모두 Ground(0 V)에 묶여 있습니다.

M_10의 드레인: 2V_DD 근처 (매우 높음)
M_10의 게이트/소스: 0 V

결과적으로 꺼져 있는 트랜지스터 한 소자에 공정 허용치인 V_DD의 2배에 달하는 엄청난 전압 차이(V_DS 및 V_GD)가 인가됩니다. 최신 미세 공정(Nanometer Design)에서는 게이트 산화막(Oxide)이 극도로 얇기 때문에, 이 상태를 방치하면 산화막이 물리적으로 파괴되거나(Oxide Breakdown), 고에너지 전자가 박혀 소자가 망가지는 핫 캐리어 주입(HCI) 현상이 발생하여 칩의 수명이 급격히 단축됩니다.

② 해결책: 캐스코드(Cascode) 트랜지스터 M_14의 방패 역할

라자비 교수님은 M_10이 고전압을 직접 맞닥뜨리지 않도록, 그 위에 M_14라는 든든한 방패(Shield)를 하나 덧대어 줍니다. 이 구조를 회로 용어로 캐스코드(Cascode)라고 부릅니다.

그림 4(d)를 보시면 추가된 M_14의 게이트는 항상 전원 전압인 V_DD에 고정되어 있습니다. 이 상태에서 위쪽 노드 X가 2V_DD로 아무리 높게 치솟아도, M_14와 M_10 사이의 중간 노드 전압은 소스 팔로워(Source Follower) 특성에 의해 다음 전압 이상으로 올라가지 못하고 차단(Blocking)됩니다.

③ 결과: 안전지대로 대피한 M_10

이제 M_10의 드레인이 겪는 최대 전압은 2V_DD가 아니라, M_14가 상한선을 그어준 V_DD - V_TH14로 뚝 떨어집니다.

M_10의 게이트와 소스가 0 V이므로, 이 소자가 견뎌야 하는 전압 스트레스는 V_DD보다도 작은 V_DD - V_TH14 수준으로 완벽하게 안전지대에 들어오게 됩니다.
그렇다면 고전압 스트레스를 대신 뒤집어쓴 위쪽의 M_14는 괜찮을까요? 샘플링 모드 동안 M_14는 게이트가 V_DD이고 드레인이 2V_DD이므로, 이 소자가 겪는 전압 차이 역시 V_DD 수준을 넘지 않아 안전합니다.

그림 4(d) 회로는 아날로그 IC 설계 현업과 논문에서 가장 널리 쓰이는 '완성형 부트스트랩 스위치'의 정석입니다.

M_11: 메인 스위치 (선형성 담당)
C_b, M_8, M_9, M_3, M_12: 부트스트래핑 루프 (저항 고정 및 오작동 방지)
M_14: 캐스코드 방패 (소자의 신뢰성 및 수명 보장)

성능(선형성)과 안전성(신뢰성)을 모두 잡기 위해 트랜지스터들이 유기적으로 얽히는 과정이 매우 정교하게 설계되어 있습니다. 이로써 라자비 교수님이 설명하고자 하는 부트스트랩 스위치의 메인 뼈대 분석이 모두 완료되었습니다.

A 10 bit 320 MS/s Low-Cost SAR ADC for IEEE802.11ac Applications in 20 nm CMOS

semikang — Mon, 13 Jul 2026 20:27:02 +0900

이 논문은 IEEE 802.11ac 응용 분야(와이파이 통신)를 위한 저비용 SAR(축차 비교형) ADC(아날로그-디지털 변환기)를 제시합니다.

본 논문에서는 이진 스케일 재조합 커패시터 가중치 기법(binary-scaled recombination capacitor weighting method)을 새롭게 제안합니다. 이 ADC 내부의 디지털 하위 블록들은 (엔지니어가 수작업으로 설계한 것이 아닌) 표준 라이브러리 논리 셀(standard library logic cells)로 구성되었습니다.

해당 프로토타입(시제품) 칩은 1P8M 20nm CMOS 공정 기술을 통해 제작되었습니다.

0.9 V 전압 및 160 MS/s 속도 동작 시: ADC는 0.68 mW의 전력을 소비합니다. 저주파 및 나이퀴스트(Nyquist) 입력 주파수 환경에서 각각 57.7 dB와 57.13 dB의 SNDR(신호 대 잡음 및 왜곡 비)을 달성했으며, 그 결과 FoM(성능 지수)은 각각 6.8 및 7.3 fJ/conversion-step을 기록했습니다.
1 V 전압 및 320 MS/s 속도 동작 시: ADC는 1.52 mW의 전력을 소비합니다. 저주파 및 나이퀴스트 입력 주파수 환경에서 각각 57.1 dB와 50.89 dB의 SNDR을 달성했으며, 그 결과 FoM은 각각 8.1 및 16.5 fJ/conversion-step을 기록했습니다.

1. INTRODUCTION

Fig. 1은 안테나, 믹서(mixer), 아날로그 필터, I/Q ADC, 디지털 필터, 데시메이션(decimation) 장치 및 FFT(고속 푸리에 변환) 장치를 포함하는 WLAN 수신기(RX) 시스템의 구조를 보여줍니다. 디지털 필터링이나 데시메이션 처리를 위한 대역폭 여유(마진)를 확보하려면, I/Q ADC의 샘플링 속도가 통신 신호 대역폭보다 더 높아야만 합니다.

따라서 IEEE 802.11ac 시스템의 수신기는 충분한 신호 대역폭과 신호 대 잡음비(SNR)를 얻기 위해 160 ~ 320 MS/s의 샘플링 속도와 8 ~ 10비트의 해상도를 가진 아날로그-디지털 변환기(ADC)를 필수적으로 요구합니다.

다양한 연구 동향은 다음과 같습니다:

비동기식(Asynchronous) SAR ADC [2]: 고주파 클럭(clock)의 필요성을 없애고 SAR 동작 속도를 높였습니다.
수동 전하 공유(Passive charge sharing) SAR ADC [3]–[5]: 전하 도메인(charge domain)에서 동작하며 수동 소자 회로만 사용하여 기준 버퍼(reference buffer)의 전력 소모를 줄입니다. 또한 샘플링 단계(phase)의 시간적 여유를 늘려줍니다.
여분(Redundant) SAR ADC [6], [7]: 비트를 결정하는 과정(bit-cycling)에서 발생할 수 있는 안정화(settling) 오차 및 결정 오류를 일정 범위까지 허용할 수 있도록 여분의 비트(redundant bit)를 추가하여 전체적인 변환 속도를 향상시킵니다.
시간 교차(Time-interleaving) SAR ADC [8], [9]: 여러 개의 ADC를 교대로 작동시켜 전체 샘플링 속도를 대폭 끌어올립니다.
디지털 캘리브레이션(Digital calibration) 기술 [8]: 중~고해상도 시간 교차 SAR ADC에서 발생하는 채널 간 불일치(mismatch) 문제와 기타 비이상적인(nonideal) 현상들을 극복합니다.
에너지 효율적 스위칭(Energy-efficient switching) 기법 [10], [11]: 커패시터 네트워크가 작동할 때 소모되는 스위칭 에너지를 낮추기 위한 여러 방법이 제안되었습니다.
기타 기술: 그 외에도 멀티비트/스텝(multibit/step) [12], [13]이나 파이프라인(pipelined)-SAR [14]–[16] 같은 기술들이 샘플링 속도를 향상시키거나 전력 소모를 줄이는 데 기여하고 있습니다.

최근 단일 채널(single-channel) SAR ADC는 10~14비트의 해상도에서 100 MS/s 이상의 변환 속도를 달성했습니다 [17]-[20]. 또한 SAR ADC는 저전력(low-power) 및 저비용(low-cost)이라는 특징을 가지고 있어, 고속 무선 랜(WLAN) 시스템, 특히 모바일 기기에 탑재되는 시스템에 있어서 다른 ADC 구조들보다 훨씬 매력적인 선택지가 됩니다.

본 논문은 SAR ADC를 위한 이진 스케일 재조합 커패시터 가중치 기법(binary-scaled recombination capacitor weighting method)을 제시합니다 [21].제안된 커패시터 분할 알고리즘을 적용하면, 기준 전압 버퍼(reference buffer)에 요구되는 성능 조건이 크게 완화됩니다. 이 시제품(프로토타입) ADC는 1.0 V 전원 전압 및 0.9 V 기준 전압 환경에서 1.52 mW의 동적 전력만을 소비하면서도 320 MS/s의 변환 속도와 100 MHz 이상의 유효 해상도 대역폭(ERBW)을 달성했습니다. 또한, 20 nm CMOS 공정에서 고작 33μ m x 35μ m의 활성 면적만을 차지합니다.

II. REDUNDANT WEIGHTING METHODS FOR SAR ADC

Fig. 2는 기존 SAR ADC의 블록 다이어그램을 보여주며, 샘플 앤 홀드(S/H) 회로, 비교기(comparator), SAR 로직, 그리고 디지털-아날로그 변환기(DAC)로 구성되어 있습니다. SAR ADC는 아날로그 신호 하나를 완벽한 디지털로 변환하기 위해 여러 번의 비교 과정(사이클)을 거쳐야 합니다.

따라서 변환하는 동안 들어온 입력 신호가 변하지 않게 꽉 붙잡아둘 샘플 앤 홀드(S/H) 회로가 필요합니다. 비교기(comparator)는 붙잡아둔(샘플링된) 입력 신호와 DAC에서 만들어낸 기준 전압을 비교하고, 그 비교 결과(크다/작다)가 SAR 로직을 작동시킵니다. SAR 로직의 지시에 따라 DAC는 출력 전압(기준 전압)을 변경하고, 그러면 비교기는 변경된 전압과 입력 신호를 다시 비교합니다. SAR ADC는 마지막 비트(최하위 비트)를 얻을 때까지 이 과정을 계속 반복합니다.

정상적으로 변환이 완료되었다면, 실제 아날로그 신호의 값과 최종 디지털 결과값의 차이는 1 LSB보다 작아야 합니다. 만약 그 오차가 1 LSB보다 크다면, 이는 변환 과정 중에 어떤 오류(error)가 발생했음을 의미합니다.

Fig. 3(a)는 이진 탐색(binary search) SAR ADC의 예를 보여줍니다. 이것은 4비트(bit)인 경우입니다. 따라서 이 ADC는 16개(2^4)의 양자화 레벨(quantization levels)을 가집니다.

여기서 V_i는 입력 신호이고 굵은 선은 임계값(threshold, 기준선)입니다. 비교기(comparator)는 입력 신호가 이 임계값보다 높은지 낮은지를 판별하여 1비트의 디지털 코드를 생성합니다.첫 번째 비트 사이클(bit cycle)에서 입력 신호는 임계값보다 낮습니다. 그러므로 첫 번째 비트는 0이 됩니다. 첫 번째 비트가 결정된 후, 가능한 양자화 레벨의 수는 16개에서 8개로 줄어듭니다. 이는 유효 입력 범위(effective input range)가 2분의 1로(by a factor of 2) 감소한다는 것을 의미합니다.이러한 변환 과정은 마지막 비트를 얻을 때까지 계속 반복됩니다. 만약 모든 비트 사이클링 동작이 올바르게 수행된다면, 우리는 정확한 디지털 출력 코드를 얻을 수 있습니다. 이 예시의 경우, 최종 디지털 출력 코드는 4가 됩니다.

Fig. 3(b)에 표시된 것처럼 마지막 사이클 이전에 잘못된 결정이 내려지면, 이후의 나머지 결정들과 그에 따른 DAC 스위칭이 올바르게 이루어지더라도 마지막 사이클에서 입력과 기준 전압 간의 차이가 여전히 1 LSB보다 커지게 되어 성능 저하가 발생합니다.

올바른 변환을 보장하려면, 매 비트 사이클마다 DAC 설정 오차가 0.5 LSB 미만이어야 합니다. 하지만 MSB(최상위 비트) 커패시터들과 기준 전압이 안정화(stabilize)되는 데에는 긴 시간이 걸립니다. 만약 충분히 기다리지 않아 완전히 안정화되지 않은(nonsettled) 상태에서 DAC가 작동하면, 잘못된 결정이 내려지고 ADC 성능이 저하될 수 있습니다.

이처럼 긴 안정화 시간(settling time)은, 특히 고해상도 환경에서 SAR ADC의 변환 속도를 제한하는 원인이 됩니다. 이러한 안정화 속도를 높이기 위해, 기존의 이진(binary) SAR ADC는 기준 전압을 빠르게 안정화시킬 전력 소모가 심한 온칩(on-chip) 기준 전압 버퍼를 필요로 하거나, 아예 외부 기준 전압을 직접 사용해야만 합니다 [10], [11].

하지만 SAR ADC는 꽤 큰 동적 전류를 소모합니다. 따라서 기준 전압의 출렁임을 최소화하기 위해 거대한 디커플링 커패시터(decoupling capacitor)들이 필요해집니다. 나노미터 스케일의 CMOS 공정에서는, 이러한 온칩 디커플링 커패시터들이 차지하는 면적이 SAR ADC 코어 자체의 면적보다 훨씬 큰 경우가 많습니다.

전력 소모가 큰(strong) 기준 전압 버퍼나 면적을 많이 차지하는 온칩 디커플링 커패시터의 사용을 피하기 위해, 비트 사이클링 과정에서 DAC 및 기준 전압의 엄격한 안정화 요구 조건을 완화해 주는 여분 가중치(redundant weighting) 기법들 [6], [7]이 제안되었습니다. 이 기법들은 추가적인 비트 사이클을 늘리는 대신 전체적인 변환 속도를 높일 수 있도록 해줍니다.

문제 발생: 고속/고해상도 ADC를 만들려면 저울질을 엄청 빨리 해야 하는데, 무거운 추(MSB)를 올릴 때마다 바늘이 출렁거려서 멈출 때까지 기다려야 하는 시간(Settling time)이 너무 깁니다.
기존의 억지 해결책: 이걸 빨리 멈추게 하려고 힘센 모터(전력을 많이 먹는 Reference Buffer)를 달거나, 흔들림을 잡아줄 거대한 충격 흡수 장치(면적을 엄청 차지하는 Decoupling Capacitor)를 칩 안에 꾸역꾸역 집어넣었습니다. ➡️ 결과: 배터리 소모 극심, 칩 크기 증가 (가성비 최악)
이 논문의 접근법 (Redundancy): "차라리 저울질을 한두 번 더 하더라도(추가 비트 사이클), 바늘이 완전히 멈추기 전에 대충 빨리빨리 재고 넘어가면 어떨까? 중간에 틀려도 나중에 만회할 수 있게 여유(Redundancy)를 주자!" ➡️ 결과: 무식한 버퍼나 커패시터가 필요 없어져서 전력과 면적을 획기적으로 줄임.

A. Nonbinary Weighting Method

비이진(nonbinary) SAR ADC [6]에서는 각 비트 사이클마다 유효 입력 범위가 2보다 작은 비율(factor)로 감소합니다.

Fig. 4(a)는 비이진 탐색 알고리즘의 개념을 보여줍니다. 이것 역시 4비트인 경우의 예시입니다. 각 비트 사이클 이후 유효 입력 범위는 2보다 작은 비율로 줄어듭니다. 예를 들어, 첫 번째 비트 사이클 이후 가능한 양자화 레벨의 수는 (절반인 8개가 아니라) 16개에서 9개로 줄어듭니다.

Fig. 4(b)는 변환 과정 중에 잘못된 결정(wrong decision)이 발생한 상황을 보여줍니다. 하지만 남은 비트 사이클링 동작들이 모두 올바르게 수행된다면, 추가적인 비트 사이클을 소모하는 대가로(at the cost of extra bit cycles) 올바른 디지털 출력 코드를 얻는 것이 가능합니다. 이 4비트 예시의 경우, 변환을 완료하기 위해 총 5번의 비트 사이클이 필요합니다.

"왜 16개에서 8개(정확히 절반)로 안 줄이고, 9개로 애매하게 줄일까?"를 설명하는 것이 핵심입니다.

기존 이진 탐색 (Binary): 정답 후보를 16 ➡️ 8 ➡️ 4 ➡️ 2 ➡️ 1 로 완벽하게 반씩 쪼갭니다. 한 번만 삐끗해서 엉뚱한 절반을 선택해버리면 다시는 정답 구역으로 돌아갈 수 없습니다 (오류 복구 불가).
비이진 탐색 (Nonbinary): 정답 후보를 16 ➡️ 9 ➡️ 5 ... 식으로 쪼갭니다. 절반보다 조금 더 크게 범위를 남겨두기 때문에, 구역과 구역 사이에 겹치는 부분(Overlap, Redundancy)이 생깁니다.
- 이렇게 하면 중간에 실수로 바늘이 출렁거려서(Settling error) "어? 잘못 골랐네!" 하더라도, 겹치는 여유 공간 덕분에 다음번 선택에서 정답을 다시 찾아갈 수 있는 기회가 생깁니다.
- 대신 원래 4번 만에 끝날 질문(4비트)을 한 번 더 해서 5번(5 cycles) 물어봐야 하는 비용(Cost)을 치르게 됩니다.

비이진(nonbinary) SAR ADC는 기존(이진) 방식보다 더 많은 결정 레벨(decision levels)을 생성합니다. 동일한 입력 전압을 나타내는 디지털 코드가 여러 개 존재하는데, 이는 서로 다른 스위칭 과정을 거치더라도 똑같은 결과에 도달할 수 있음을 의미합니다. 따라서, 일정 범위 내의 오차는 최종 변환 결과에 영향을 미치지 않습니다.

비교기(Comparator)는 DAC와 기준 전압이 완전히 안정화(settled)되기 전에도 비교 작업을 수행할 수 있습니다. 이로 인해 비트 사이클링(bit-cycling) 시간을 단축할 수 있습니다. 비록 비이진 SAR ADC가 추가적인 비트 사이클을 필요로 하더라도, 전체 변환 시간은 여전히 단축될 수 있습니다.

하지만 비이진 구조는 제어 회로, 비트 가중치를 저장할 ROM, 그리고 합산을 수행할 산술 연산 장치(arithmetical unit) 등 추가적인 하드웨어를 필요로 합니다. 게다가 비이진 스케일의 비트 가중치는 레이아웃 매칭(layout matching)에 불리하며, 이는 DAC 네트워크의 선형성(linearity)을 제한할 수 있습니다.

B. Binary-Scaled Compensation Weighting Method

이진 스케일 오차 보상(binary-scaled error compensation) SAR ADC [7]에서는, 보상 전압 값을 제공하기 위해 원래의 이진(binary) DAC 네트워크에 몇 개의 이진 스케일 커패시터(binary-scaled capacitors)가 추가로 삽입됩니다.

Fig. 5(a)는 이진 스케일 오차 보상 알고리즘의 개념을 보여줍니다. 기존의 이진 탐색(binary search)과 마찬가지로, 유효 입력 범위는 2분의 1로(by a factor of 2) 줄어듭니다. 하지만 특정 비트 사이클에서는 입력 범위가 줄어들지 않고, 발생한 오차를 보상하기 위해 범위가 이동(shift)합니다.(범위는 줄지 않) 이러한 추가적인 보상 비트 사이클 덕분에, 하나의 입력 전압을 나타내는 여러 개의 디지털 표현 방식이 존재하게 됩니다. 즉, 서로 다른 출력 코드들이 동일한 결과(값)를 만들어낼 수 있습니다. Fig. 5(b)에 나타난 것처럼 변환 도중 잘못된 결정(wrong decision)이 내려지더라도, 여전히 올바른 디지털 출력 코드를 얻는 것이 가능합니다.

기존 이진(Binary) 방식: 범위를 정확히 '절반'씩 쪼갭니다. 한 번 틀리면 끝입니다 (오류 복구 불가). 계산이 깔끔합니다.
비이진(Nonbinary) 방식: 범위를 '절반보다 크게(예: 16➡️9)' 쪼개서 겹치는 구간(여유)을 만듭니다. 중간에 틀려도 복구할 수 있지만, 16, 8, 4처럼 딱 떨어지는 숫자가 아니라서 디지털 계산기가 엄청 복잡해집니다.
이진 스케일 보상 (Binary-Scaled Compensation) 방식 [이 단락의 핵심]: * "절반씩 쪼개는 깔끔한 계산은 그대로 유지하자! 대신에 중간중간 '에러 만회용 예비 무게추(Compensative Capacitor)'를 몇 개 더 달아주자."
- 질문을 거듭하며 범위를 절반씩 좁히다가, 특정 타이밍에 이 예비 무게추를 사용해 탐색 범위를 옆으로 '쓱' 이동(Shift)시킵니다.
- 이렇게 하면 계산은 여전히 이진법(2, 4, 8, 16)으로 깔끔하게 떨어지면서도, 중간에 바늘이 출렁여서 틀린 값을 '이동(Shift)'을 통해 만회할 수 있는 기회가 생깁니다.

C. Proposed Binary-Scaled Recombination Weighting Method

N 비트 여분(redundant) SAR ADC의 경우, N 비트의 디지털 코드를 변환하기 위해 M 번의 비트 사이클(M > N)이 필요합니다.

보통 10비트(N=10)를 풀려면 질문을 10번(M=10) 해야 합니다. 하지만 에러를 만회할 기회(Redundancy)를 주려면 질문 횟수(M)가 비트 수(N)보다 무조건 많아야 합니다. (예: 10비트를 풀기 위해 12번 질문함)

DAC 커패시터 배열은 총 M + 1 개의 커패시터로 구성됩니다. (C_M부터 C_1까지는 크기 내림차순으로 배치되며, C_0는 단위 커패시터(unit capacitor)와 동일한 크기를 가지는 종단(termination) 커패시터입니다). C_M부터 C_0까지의 전체 커패시턴스 합은 C_total로 정의되며, V_R은 기준 전압(reference voltage)입니다.

커패시터 C_n을 스위칭하는 동안 허용되는 최대 안정화 오차 범위(maximum tolerable settling error range)는 다음과 같이 표현될 수 있습니다: (1)

따라서, 여분(redundant) SAR ADC의 각 커패시턴스는 반드시 다음 조건을 만족해야 합니다: (2)

즉, 현재 차례의 무게추(C_n)보다 앞으로 남은 자잘한 무게추들을 다 합친 값(Σ C_i)이 더 커야 합니다.
그래야 중간에 무거운 추를 하나 잘못 빼더라도, 뒤에 남은 자잘한 추들을 영혼까지 끌어모아서 그 실수를 메꿀(보상할) 수 있게 됩니다.

여분(redundancy) 원리에 따라, 우리는 이전 기술들보다 회로 오버헤드(추가 비용/면적)가 적고 별도의 보상 커패시터를 추가하지 않는 이진 스케일 재조합 가중치 기법(binary-scaled recombination weighting method)을 제안했습니다.

제안된 N 비트 SAR ADC의 경우, DAC 배열에 있는 M+1 개의 커패시터들은 오직 2^N 개의 커패시터 셀(cell)들로만 구성됩니다.

MSB(최상위 비트) 커패시터인 C_M이 일정한 범위의 여분 마진(redundant margin)을 갖게 만들기 위해, C_M은 오직 2^(N-1) - 2^P (단, N-1 > P) 개의 커패시터 셀만 포함하며, 이는 전체 커패시턴스 C_total의 절반보다 작습니다.

MSB 커패시터 C_M에서 덜어낸 2^P 개의 커패시터 셀들은 r 개 (단, M > r > P)의 그룹으로 분배됩니다. 이 r 개의 그룹 각각에 들어가는 커패시터 셀의 개수는 2의 거듭제곱 수(power-of-2 number)입니다.

이 r 개의 그룹은 C_M-1부터 C_1까지의 커패시터들 중 r 개의 서로 다른 커패시터들에 선택적으로 할당(더해짐)됩니다.

따라서 C_(M-1)부터 C_1 사이의 커패시터 중 하나인 C_n은 2^(n-j) 개 또는 (2^(n-j) + 2^k) 개의 커패시터 셀을 갖게 되며 (이때 2^(n-j) ≠ 2^k), 이 C_n은 반드시 앞서 언급한 수식 (2)를 만족해야 합니다.

"그래서 재조합(Recombination)이 정확히 뭔데?"

1. 전체 칩 크기를 안 키우는 비법 (Only 2^N cells):

기존의 오차 보상 방식은 10비트(2^10=1024개)를 만들 때, 에러를 만회하기 위해 예비 무게추를 추가로 더 가져와서 1100개, 1200개로 칩의 덩치를 키웠습니다.
하지만 이 논문은 "우리는 딱 1024(2^N)개만 쓸 거다! 추가 부품은 없다!"라고 선언한 것입니다. 이것이 칩 면적을 획기적으로 줄인 비결입니다.

2. MSB 커패시터 다이어트 (2^(N-1) - 2^P):

보통 1024개 중 가장 무거운 추(MSB)는 절반인 512(2^9)개를 가져야 합니다.
하지만 저자들은 여기서 2^P(예: 32개)를 강제로 뺏어서, MSB를 480개(512 - 32)로 다이어트 시켰습니다.

3. 뺏은 걸 하위 비트에 뿌려주기 (Distributed into r groups):

뺏어온 32개를 버리지 않고 8, 8, 4, 4, 4, 2, 1, 1... 처럼 2의 거듭제곱 단위(그룹)로 잘게 쪼갭니다.
그리고 이 쪼갠 덩어리들을 중간 크기의 무게추나 아주 작은 무게추들에 보너스처럼 하나씩 붙여줍니다. (이게 바로 2^(n-j) + 2^k) 가 뜻하는 바입니다. 원래 자기 무게 + 보너스 무게).

결론

결과적으로 총 커패시터 개수는 똑같이 유지하면서도, 무거운 추의 무게를 덜어내어 작은 추들에 분산시키는 이 '재조합' 과정을 거치게 됩니다. 이렇게 배치하면 아까 배운 수식 (2), 즉 '현재 무게추가 남은 무게추의 총합보다 작거나 같아야 한다'는 조건을 완벽하게 만족하게 되어 중간에 에러가 나도 스스로 보상(Redundancy)할 수 있는 능력을 갖추게 됩니다!

[예시 1: 11번의 비트 사이클로 10비트 변환하기]

예를 들어 10비트(bit)인 경우를 살펴보겠습니다. 제안하는 가중치 기법이 배열해야 할 양자화 레벨은 총 2^10개(1024개)입니다.

전체 비트 가중치의 절반(2^9)을 차지하는 MSB 커패시터는 480(2^9 - 2^5)과 32(2^5), 이렇게 두 그룹으로 쪼개집니다.

다음으로, 떨어져 나온 32(2^5)개의 셀들은 각각 8(2^3), 8(2^3), 4(2^2), 4(2^2), 4(2^2), 2(2^1), 1(2^0), 1(2^0) 단위로 다시 쪼개집니다.

이 가중치들은 하위 비트(LSBs) 그룹들에 더해집니다. 그 결과, C_11부터 C_1까지의 새로운 가중치 비율은 각각 480(2^9 - 2^5), 256(2^8), 128(2^7), 72(2^6 + 2^3), 40(2^5 + 2^3), 20(2^4 + 2^2), 12(2^3 + 2^2), 8(2^2 + 2^2 = 2^3), 4(2^1 + 2^1 = 2^2), 2(2^0 + 2^0 = 2^1), 1(2^0)이 됩니다.

이 예시는 10비트를 변환하기 위해 11번의 비트 사이클(11 bit-cycles)을 사용합니다. 디지털 출력은 다음과 같이 표현될 수 있습니다.

[예시 2: 12번의 비트 사이클로 10비트 변환하기]

또 다른 예시를 들어보겠습니다. 이번에는 10비트를 변환하는 데 12번의 비트 사이클(12 bit-cycles)이 걸리는 경우입니다.

MSB 커패시터는 480(2^9 - 2^5)과 32(2^5)로 쪼개집니다.

다음으로, 32(2^5)개의 셀들은 각각 8(2^3), 8(2^3), 4(2^2), 4(2^2), 2(2^1), 2(2^1), 1(2^0), 2(2^1), 1(2^0) 단위로 쪼개집니다.

이 가중치들은 하위 비트 그룹들에 더해집니다. 그 결과, C_12부터 C_1까지의 새로운 가중치 비율은 각각 480(2^9 - 2^5), 256(2^8), 128(2^7), 72(2^6 + 2^3), 40(2^5 + 2^3), 20(2^4 + 2^2), 12(2^3 + 2^2), 6(2^2 + 2^1), 4(2^1 + 2^1 = 2^2), 2(2^0 + 2^0 = 2^1), 2(2^1), 1(2^0)이 됩니다. 디지털 출력은 다음과 같이 표현될 수 있습니다.

제안된 여분(redundant) 기법에서 MSB 가중치는 두 개의 2의 거듭제곱 수의 차이(2^(N-1) - 2^P)로 표현될 수 있습니다. MSB를 제외한 나머지 비트 가중치들은 두 개, 혹은 단 한 개의 2의 거듭제곱 수의 합으로 표현될 수 있습니다. 이 기법은 추가적인 보상 커패시터를 필요로 하지 않으며, 디지털 오류 정정 로직(digital error correction logic)을 매우 간단하게 구현할 수 있습니다.

Table II(표 2)는 서로 다른 여분(redundant) 기법들에 따른 여분 범위(redundant range)의 비교를 보여줍니다.

제안된 이진 스케일 재조합(binary-scaled recombination) 알고리즘을 사용하면 여분의 배열(배치)이 훨씬 더 유연해집니다. 우리는 기준 전압 버퍼와 DAC의 안정화(settling) 특성에 맞추어, 전체 비트 사이클링의 횟수와 각 비트 사이클에서의 여분 범위를 자유롭게 설계할 수 있습니다.

제안된 기법을 적용한 두 가지 예시의 여분 범위는 이전 방식(기존 연구들)보다 더 작습니다. 이는 MSB(최상위 비트)의 여분 범위만으로도 우리의 회로를 구현하는 데에는 충분하기 때문입니다.

만약 더 큰 여분 범위를 얻고 싶다면, MSB 가중치에서 더 많은 비트 가중치를 덜어내어 하위 비트(LSB) 가중치들에 더해주기만 하면 됩니다.

여분(redundancy) 덕분에, 제안된 SAR ADC 내 비교기(comparator)의 노이즈 요구 조건은 MSB(최상위 비트) 비트 사이클링 과정에서 완화될 수 있습니다. 기준 전압 버퍼와 DAC 회로의 안정화(settling) 문제를 논외로 한다면, 각 비트 사이클에서 완화될 수 있는 최대 노이즈 허용 범위는 Table II에 나타난 여분 범위(redundant range)의 약 4분의 1 (4 시그마 편차 기준) 수준입니다.

참고문헌 [4]의 ADC와 마찬가지로, 제안된 SAR ADC 역시 충분한 SNR(신호 대 잡음비)을 달성하기 위해서는 마지막 몇 개의 LSB(최하위 비트) 비트 사이클링 과정에서 여전히 저잡음(low-noise) 비교기가 필요합니다. 설계를 단순화하고 대략적인(coarse) 비교기와 정밀한(fine) 비교기 사이에서 발생하는 오프셋(offset) 문제를 방지하기 위해, 우리는 이번 SAR ADC 구현에서 단 하나의 저잡음 비교기만을 사용했습니다.

제안된 기법은 기준 전압 버퍼와 DAC 회로의 안정화 요구 조건 또한 완화해 줍니다. 이는 기준 버퍼의 전력 소모를 줄여주고 SAR ADC의 동작 속도를 향상시킵니다.

하지만, CDAC(커패시터 DAC)의 커패시터 불일치(mismatch)에 대한 요구 조건은 완화할 수 없습니다. 왜냐하면 제안된 기법을 사용하더라도, 각 단위 커패시터 셀이 가지는 이상적인 커패시턴스 값과 실제 물리적인 값 사이의 불일치(오차) 자체는 변하지 않기 때문입니다.

1. "대충 재도 괜찮은 초반부 vs 정밀해야 하는 후반부"

무거운 추를 올리는 초반(MSB)에는 앞서 배운 '여분 마진(Redundant range)'이 빵빵하게 있기 때문에, 비교기가 노이즈 때문에 살짝 흔들려서 오판을 해도 나중에 다 복구가 됩니다.
하지만 마지막 미세한 추들을 올리는 후반(LSB)에는 더 이상 만회할 기회가 없으므로 노이즈가 없는 아주 정밀한 비교기가 필요합니다.

2. "비교기를 1개만 쓴 이유 (가성비와 안정성)"

초반용(빠르고 노이즈 낀 비교기)과 후반용(느리고 정밀한 비교기)을 따로 2개 만들어 쓰면 어떨까요? 저자들은 "둘 사이에 오차(Offset)가 생겨서 차라리 안 하느니만 못하다"라고 말합니다.
그래서 복잡하게 2개를 쓰지 않고, 그냥 성능 좋은 저잡음 비교기 딱 1개를 만들어서 끝까지 밀고 나가는 '단순한 설계(Low-Cost)'를 택했습니다.

3. "우리가 해결 못한 단 한 가지 (솔직한 한계 인정)"

이 논문의 기술(Recombination)은 전압이 덜 멈추거나 노이즈가 끼는 '동적인 에러(Dynamic error)'는 기가 막히게 고쳐줍니다.
하지만 반도체 공장에서 커패시터를 구울 때 발생하는 물리적인 크기 짝짝이 문제, 즉 '정적인 커패시터 불일치(Mismatch)'는 이 기술로 고칠 수 없다고 솔직하게 인정합니다. (이건 공정 기술이나 캘리브레이션이라는 다른 기술로 풀어야 할 문제입니다.)

III. IMPLEMENTATION OF PROPOSED SAR ADC AND BUILDING BLOCKS

Fig.6는 하나의 비교기(comparator), 2개의 부트스트랩 스위치, 2개의 커패시터 배열, SAR 제어 로직, 그리고 디지털 오류 정정 로직(DEC)으로 구성됩니다.

단조(monotonic) 스위칭 SAR ADC [10] 방식과 유사하게, 이 ADC는 커패시터 배열의 상단 판(top plate)에서 입력 신호를 샘플링합니다. 따라서 10비트 ADC임에도 불구하고 각 커패시터 배열에는 오직 2^9개의 커패시터 셀만 필요합니다. 커패시터 셀의 하단 판(bottom plate)은 기준 전압(reference voltage) 또는 접지(ground)에 연결됩니다. CMOS 인버터는 매우 간단한 제어 로직만으로 DAC 스위칭을 수행할 수 있습니다.

이 ADC는 DAC 안정화(settling) 문제를 완화하고 변환 속도를 높이기 위해 2개의 여분 비트 사이클(redundant bit-cycles)을 추가로 사용합니다. 2^9개의 커패시터 셀들은 제안된 이진 스케일 재조합 가중치 기법을 통해 C_11부터 C_1까지 총 11개의 커패시터 그룹으로 배열됩니다.

Fig. 6의 핵심 블록 5가지

① 입력단 & 부트스트랩 스위치 (Bootstrapped Switch)

그림에서의 위치: 가장 왼쪽의 V_ip (플러스 입력), V_in (마이너스 입력)과 그 뒤에 있는 스위치 기호입니다.
역할: 공기 중으로 날아온 아날로그 신호를 칩 내부로 들여보내고, 저울질을 시작할 때 문을 쾅 닫아서 신호를 꽉 붙잡아두는(샘플링) 역할을 합니다.
논문의 특징: 신호를 커패시터의 위쪽 판(Top Plate)으로 바로 받습니다. 일반적인 ADC는 아래쪽 판으로 받아서 커패시터가 많이 필요한데, 이 구조 덕분에 커패시터 개수를 정확히 절반(2^10 → 2^9)으로 줄여서 칩 크기를 대폭 줄였습니다.

② 위아래 쌍둥이 커패시터 배열 (Capacitor Array / CDAC)

그림에서의 위치: 가운데에 세로로 촘촘하게 서 있는 커패시터(C_11 ~ C_0) 덩어리 두 세트입니다.
역할: 앞서 계속 공부했던 '무게추' 역할을 하는 아날로그 핵심 부품입니다.
논문의 특징: 그림 아래쪽에 깨알같이 240:128:64:36:20:10:6:3:2:1:1:1이라고 가중치 비율이 적혀있습니다. 우리가 섹션 2에서 열심히 계산했던 '재조합(Recombination) 공식'이 물리적인 커패시터 크기로 그대로 반영되어 있는 것입니다.
- 맨 위쪽 배열은 플러스 신호용, 맨 아래쪽 배열은 마이너스 신호용으로 서로 밀고 당기며 정밀하게 전압을 만들어냅니다.

③ 비교기 (Comparator)

그림에서의 위치: 커패시터 배열 오른쪽에 있는 커다란 삼각형 기호(+, - 가 적힌 것)입니다.
역할: 양팔 저울의 '바늘'입니다. 위쪽 커패시터 배열이 만든 전압과 아래쪽 커패시터 배열이 만든 전압의 크기를 비교해서, "플러스가 크면 1, 마이너스가 크면 0"이라는 디지털 신호를 쾅쾅 찍어내 줍니다.

④ SAR 제어 로직 (SAR Control Logic)

그림에서의 위치: 비교기 오른쪽에 있는 SAR이라고 적힌 네모 상자입니다.
역할: 저울질을 조율하는 '두뇌'입니다. 외부 클럭(Clk_in)에 맞춰 비교기가 준 결과(0 또는 1)를 보고, 다음 단계에서 커패시터 배열의 스위치를 켤지 끌지 결정합니다.
결과물: 12번의 질문(12 bit-cycles)을 던지기 때문에, 이 상자를 통과하면 12비트짜리 디지털 코드가 한 줄로 나옵니다.

⑤ 디지털 오류 정정 로직 (DEC)

그림에서의 위치: 가장 오른쪽에 있는 DEC 상자와 최종 출력인 Dout 화살표입니다.
역할: 12비트짜리 날것의 코드를 우리가 최종적으로 원하는 '정돈된 10비트 이진수'로 번역해 주는 '정리 요정'입니다.
논문의 특징: 다른 논문들은 이 단계에서 복잡한 곱셈이나 ROM 메모리를 써서 칩이 무거워졌지만, 이 논문은 앞서 가중치를 2의 거듭제곱 합으로 이쁘게 정렬해 둔 덕분에 Full Adder(전가산기) 몇 개만 이어 붙인 아주 단순한 회로로 구현했습니다. (그림 위에 12 ➡️ 10 화살표가 바로 이 뜻입니다.)

Fig. 7은 이 11개의 커패시터 그룹에 가중치를 어떻게 부여하는지 보여줍니다.

가장 큰 MSB 커패시터 그룹인 256(2^8)은 두 그룹, 즉 240(2^8 - 2^4)과 16(2^4)으로 쪼개집니다.

다음으로, 16(2^4)은 다시 4(2^2), 4(2^2), 2(2^1), 2(2^1), 1(2^0), 1(2^0), 1(2^0), 1(2^0)으로 잘게 쪼개집니다.

이렇게 쪼개진 그룹들은 하위 비트(LSB) 커패시터 그룹들에 더해집니다.

그 결과, 새로운 커패시터 가중치 비율은 240(2^8 - 2^4), 128(2^7), 64(2^6), 36(2^5 + 2^2), 20(2^4 + 2^2), 10(2^3 + 2^1), 6(2^2 + 2^1), 3(2^1 + 2^0), 2(2^0 + 2^0 = 2^1), 1(2^0), 1(2^0)이 됩니다.

결과적으로 12번의 비트 사이클(12 bits)이 가지는 유효 비트 가중치는 480, 256, 128, 72, 40, 20, 12, 6, 4, 2, 2, 1이 됩니다. 디지털 출력은 다음과 같이 표현될 수 있습니다.

A. S/H Circuit

제안된 SAR ADC는 커패시터의 상단 판(top plates)에 연결된 부트스트랩 스위치(bootstrapped switches)를 통해 입력 신호를 샘플링합니다.

부트스트랩 스위치가 꺼지고(turned off) SAR ADC가 비트 사이클링(bit-cycling) 동작에 들어가면, 금속 배선에 존재하는 기생 커패시터(metal routing parasitic capacitor)와 샘플링 트랜지스터의 드레인-소스 커패시터를 통해 (외부의) 신호가 샘플링 커패시터로 커플링(coupling, 간섭/넘어옴)됩니다. 이러한 커플링 현상은 ADC의 성능을 저하시킵니다.

1. 스위치를 껐는데 왜 신호가 넘어올까? (기생 커패시터의 배신)

스위치를 끄면(OFF) 문이 완벽하게 닫혀서 칩 내부(커패시터)와 외부(입력 신호)가 완전히 단절되어야 정상입니다. 그래야 아까 잡아둔 전압(예: +301)을 가지고 조용히 12번의 저울질을 할 수 있습니다.
하지만 현실의 반도체에서는 문을 닫아도 문틈으로 바람이 샙니다. 스위치 역할을 하는 트랜지스터의 양 끝(Drain과 Source) 사이, 그리고 회로를 연결하는 금속 선들 사이에 보이지 않는 '기생 커패시터(Parasitic Capacitor, 원치 않게 생긴 미세한 용량)'가 존재하기 때문입니다.

2. 커플링(Coupling)이 미치는 악영향

저울질(비트 사이클링)을 하는 동안 외부에서는 신호가 계속 시시각각 변하고 있습니다.
이 외부의 널뛰는 신호가 기생 커패시터라는 '미세한 틈새'를 타고 내부로 스멀스멀 넘어와서(커플링되어서), 우리가 곱게 잡아둔 +301이라는 전압을 흔들어 버립니다. (+301.5가 되었다가 +300.2가 되었다가 함)
저울질을 정밀하게 해야 하는데 바늘이 외부 바람에 의해 흔들리니, 당연히 ADC의 변환 성능(정확도)이 뚝 떨어지게 됩니다.

기존 연구 [10]에서는 이 (커플링) 효과를 상쇄하기 위해 교차 결합된 금속-산화물-금속(MOM, metal-oxide-metal) 커패시터를 사용했습니다. 하지만 공정 편차(process variation)로 인해 커플링 효과를 완벽하게 제거할 수는 없었습니다.

본 연구에서는 Fig. 8에 나타난 바와 같이 부트스트랩 스위치에 동일한 더미 트랜지스터(dummy transistor)를 추가했습니다. 이 더미 스위치는 항상 꺼져(off) 있으며, 더미 스위치의 드레인(drain)과 소스(source)는 각각 반대쪽 입력 신호와 샘플링 커패시터 배열에 연결됩니다.

Fig. 9(a)에서 볼 수 있듯, 이 더미 스위치가 없다면 입력 신호의 어떠한 변화도 샘플링 커패시터 배열로 직접 커플링(간섭)될 것입니다. 이렇게 단일 방향(한쪽) 샘플링 커패시터 배열에만 발생하는 전압 변화는 ADC의 비트 사이클링 과정을 방해합니다.

반면 Fig. 9(b)처럼 동일한 더미 스위치를 사용하면, 입력 신호의 변화가 양쪽(dual) 샘플링 커패시터 배열 모두에 똑같이 커플링됩니다. 이 차동(differential) ADC 구조에서는 커플링 효과가 서로 상쇄(eliminated mutually)되므로, SAR 변환 결과에 아무런 영향을 미치지 않게 됩니다.

1. 기존의 문제점 (Fig. 9a):

부트스트랩 스위치를 껐는데도 미세한 틈(기생 커패시터)으로 바람(외부 노이즈)이 들어옵니다.
플러스 입력 쪽에 바람이 불면 플러스 쪽 접시(커패시터)만 흔들립니다. 차동 회로는 [플러스 - 마이너스]의 차이를 구하는 곳인데 한쪽만 흔들리니 당연히 값이 틀어집니다.
이전 연구들(MOM 커패시터)은 이 틈을 어떻게든 억지로 막아보려고 했지만, 반도체 공정이 미세해지면서(공정 편차) 완벽하게 막는 것이 불가능했습니다.

2. 저자들의 발상의 전환 (Fig. 9b 더미 스위치):

저자들은 틈을 막는 걸 포기합니다. 대신 "바람이 들어오게 냅두되, 양쪽 접시에 똑같이 불게 만들자!"라고 생각합니다.
그래서 플러스 신호가 들어오는 길목에 마이너스 접시로 이어지는 '가짜 스위치(Dummy switch)'를 달아버립니다. (마이너스 쪽에도 똑같이 플러스로 이어지는 가짜 스위치를 답니다.) 이 스위치는 작동은 안 하지만, 미세한 틈(기생 커패시터)의 크기가 진짜 스위치와 완전히 똑같습니다.
결과: 외부에서 노이즈 바람이 불어오면, 진짜 스위치의 틈과 가짜 스위치의 틈을 타고 플러스 접시와 마이너스 접시에 정확히 똑같은 양의 바람(간섭)이 들어갑니다.

3. 차동(Differential) 구조의 마법:

앞서 이 회로는 [플러스 전압 - 마이너스 전압]의 차이를 구한다고 했죠?
양쪽에 똑같이 노이즈가 +0.1V씩 꼈다면, (플러스 + 0.1V) - (마이너스 + 0.1V)가 되므로 노이즈가 수학적으로 완벽하게 0으로 사라져(상쇄되어) 버립니다. 즉, 더미 스위치를 추가해 간섭(Coupling)을 인위적으로 양쪽에 똑같이 만들어줌으로써 노이즈를 완벽하게 무효화시킨 것이 이 회로의 핵심입니다!

우리는 더미 스위치의 효과성(effectiveness)을 증명하기 위해 샘플 앤 홀드(S/H) 회로의 과도(transient) 시뮬레이션을 수행했습니다.

샘플링 트랜지스터의 드레인(drain)과 소스(source) 사이에 존재하는 금속 기생 커패시턴스(metal parasitic capacitance)가 0.5 fF이라고 가정해 봅시다. 샘플링 스위치가 켜졌을 때(turned on), 입력은 3.2 MHz 신호원에 연결됩니다. 샘플링 스위치가 꺼진 후(turned off), 입력 주파수는 75 MHz로 변경됩니다.

Fig. 10은 더미 스위치가 있을 때와 없을 때의 시뮬레이션 결과에 대한 FFT 스펙트럼을 보여줍니다.

더미 스위치가 있는 경우, 이 간섭 주파수(75 MHz)는 결과에 아무런 영향을 미치지 않았습니다. 반면 더미 스위치가 없는 경우, 75 MHz의 간섭 주파수가 스펙트럼 상에 뚜렷하게 나타났으며, 결과적으로 SNDR(신호 대 잡음 및 왜곡 비)을 68.8 dB에서 55.0 dB로 크게 떨어뜨렸습니다.

B. Dynamic Two-Stage Comparator

고속, 저전력 및 저잡음 특성을 가진 비교기는 SAR ADC에 있어 매우 중요합니다. 이러한 요구 사항들을 만족시키기 위해, 본 프로토타입 ADC에서는 동적 전치 증폭기(dynamic preamplifier) 단 [22]과 동적 래치(dynamic latch)로 구성된 동적 2단 비교기가 사용되었습니다.

동적 2단 비교기의 상세 회로도는 Fig. 11에 나타나 있습니다. 점진적으로 감소하는 공통 전압(common-voltage) 환경에서 제대로 동작하기 위해, 전치 증폭기는 p-타입(p-type) 입력 쌍을 사용합니다.

Clkc 신호가 하이(high) 상태일 때, 전치 증폭기의 출력인 V_a+와 V_a-는 접지(ground)로 리셋됩니다.

Clkc 신호가 로우(low) 상태로 떨어지면, V_a+와 V_a-는 입력 전압인 V_i+와 V_i-에 따라 로우에서 하이(high) 상태로 충전됩니다.

전치 증폭기는 이 두 전압 신호의 차이를 타이밍(시간)의 차이로 변환합니다. 동적 래치는 타이밍 비교기 역할을 수행하며, 어떤 입력 신호가 먼저 하이(high) 상태로 가느냐에 따라 디지털 출력을 생성합니다.

이 비교기는 정적 전력(static power)을 전혀 소모하지 않습니다. 따라서 에너지 효율이 매우 뛰어납니다.

1. 왜 하필 p-타입(p-MOS) 트랜지스터를 입력으로 썼을까?

앞서 우리가 배운 '단조(Monotonic) 스위칭'을 떠올려보세요. 비교할 때마다 전압을 위로 올리는 게 아니라 무조건 밑으로 툭툭 깎아내립니다(Pull-down).
즉, 시간이 지날수록 양팔 저울의 평균 높이(공통 전압)가 바닥을 향해 점점 낮아집니다. p-MOS 트랜지스터는 n-MOS와 달리 전압이 낮을 때 쌩쌩하게 잘 켜지는 특성이 있습니다. 그래서 점점 전압이 낮아지는 이 ADC 구조와 찰떡궁합이기 때문에 p-타입을 선택한 것입니다.

2. 전압의 차이를 '시간의 차이'로 바꾼다?

증폭기는 플러스와 마이너스 전압을 받아서 "누가 더 빨리 충전되느냐(달리기 시합)"로 승부를 냅니다.
입력 전압이 높은 쪽의 트랜지스터가 전기를 더 세게 밀어주기 때문에, 결승선(High 상태)에 더 빨리 도착합니다. 뒤에 있는 래치(Latch) 회로는 결승선 테이프를 누가 먼저 끊었는지만 잽싸게 확인해서 1 또는 0의 디지털 결과를 뱉어냅니다.

3. 정적 전력(Static Power) 제로의 의미

계속 켜져 있으면서 배터리를 갉아먹는 일반적인 증폭기와 달리, 이 회로 앞에는 Clkc라는 스위치가 달려있습니다.
평소에는 전기가 아예 안 통하게 꺼져 있다가, 비교가 필요한 순간(클럭이 뛸 때)에만 잠깐 켜져서 승부를 내고 다시 바로 꺼집니다(Dynamic). 이 덕분에 배터리 소모를 극한으로 줄일 수 있었습니다.

C. Capacitor Array

DAC 커패시터 배열은 보통 전체 ADC 면적의 50% 이상을 차지할 정도로 가장 많은 면적을 차지합니다. 따라서 ADC의 면적을 줄이기 위해서는 커패시터 배열의 레이아웃(배치)이 매우 중요해집니다.

Fig. 12는 두 가지 금속-산화물-금속 (MOM) 커패시터 셀 구조를 보여줍니다. Fig. 12(a)의 구조는 참고문헌 [10]의 커패시터 셀과 약간 유사합니다. 이 커패시터 셀의 상단 판(top plate)은 상단 판의 기생(parasitic) 성분을 줄이기 위해 하단 판(bottom plate)으로 둘러싸여 있습니다. 하지만, 각 하단 판 사이의 기생 커패시터가 스위치 버퍼 측으로 증가한다는 단점이 있습니다. 또한 각 단위 셀(unit cell) 사이의 간격 때문에 추가적인 면적을 차지하게 됩니다.

Fig. 12(b)는 본 논문에서 제안하는 커패시터 셀을 보여줍니다. 이 커패시터 셀의 하단 판은 상단 판으로 둘러싸여 있으며, 모든 커패시터 셀의 상단 판들은 하나로 결합되어 있습니다. 따라서 이 커패시터 배열은 매우 콤팩트(compact)하여 면적이 더 작고 기울기 효과(gradient effect)도 적어, 결과적으로 더 나은 매칭(matching) 특성을 얻을 수 있습니다. 덕분에 우리는 10비트 선형성(linearity)을 달성하면서도 더 작은 커패시턴스를 사용할 수 있게 되었습니다. 커패시턴스가 줄어들면, 동일한 안정화 시간(settling time)을 맞추기 위해 필요한 DAC 스위치의 크기 역시 함께 줄일 수 있습니다.

E. Standard Library Based Design

제안된 SAR ADC 내의 많은 하위 회로들(비교기 사이클링 타이밍 루프 로직, SAR 제어 로직, 디지털 오류 정정 로직, DAC 스위치 등)은 디지털로 이루어져 있습니다. 최신(advanced) CMOS 공정에서는 완전 주문형(full custom) 설계 및 레이아웃을 진행할 때 소자의 특성을 보장하기 위해 수많은 더미(dummy) 소자들을 추가해야 합니다. 하지만 이러한 추가적인 더미 셀들은 면적 오버헤드를 발생시키고, 라우팅 저항을 키우며, 메인 소자들에 기생 커패시턴스를 유발합니다.

반면, 파운드리(foundry, 반도체 제조사)에서 제공하는 디지털 표준 라이브러리 로직 셀(digital standard library logic cells)은 이미 검증된 소자 특성을 가지며, 규칙적이고 콤팩트한 레이아웃 크기를 자랑합니다. 따라서, 우리는 제안된 ADC의 디지털 하위 회로들을 구성하는 데 이 디지털 표준 로직 셀을 사용했습니다.

표준 셀을 사용하면, 상세한 레이아웃 기생 성분들이 포함된 상태로 사전 레이아웃(prelayout) 시뮬레이션을 돌려볼 수 있습니다. 즉, 이러한 디지털 하위 회로들에서 발생하는 기생 효과를 사전 설계 및 시뮬레이션 단계에서부터 미리 고려할 수 있게 됩니다. 이는 곧 레이아웃 수정과 사후 레이아웃(postlayout) 시뮬레이션 사이에서 발생하는 수많은 반복 재작업(iteration)을 줄여줍니다.

게다가 표준 셀 기반 설계를 적용하면 각 표준 셀의 레이아웃이 이미 다 그려져(준비되어) 있습니다. 이러한 디지털 하위 블록들은 CAD 툴을 이용한 자동 라우팅(auto-routing) 기능까지 사용할 수 있습니다. 결과적으로 레이아웃에 들어가는 노력이 엄청나게 줄어들며, 개발 시간과 비용 역시 대폭 감소하게 됩니다.

F. Reference Generator

10비트 해상도와 수백 MHz의 샘플링 속도를 갖는 전통적인 바이너리 SAR ADC의 경우, 기준 전압 버퍼(reference buffer)와 커패시터 DAC 네트워크는 수십 피코초(ps) 이내에 안정화(settle)되어야만 합니다. 이는 곧 수십 GHz에 달하는 대역폭을 가진 기준 전압 버퍼가 필요함을 의미합니다.

이러한 초광대역 버퍼의 전류 소모량은 수십 mA에 육박할 수 있으며, 이는 SAR ADC 자체의 전류 소모량보다 훨씬 높은 수치입니다. 이처럼 전력을 많이 소모하는 기준 전압 버퍼는 SAR ADC가 가진 본래의 강점인 '저전력 메리트'를 떨어뜨리게 됩니다. 하지만 본 논문에서 제안한 이진 스케일 재조합 여분(redundant) 알고리즘 덕분에, 기준 전압 버퍼에 요구되는 대역폭 조건은 대폭 완화됩니다.

Fig. 14는 제안된 SAR ADC에 채택된 기준 전압 버퍼의 회로도를 보여줍니다. 30 μA의 정적 전류가 30 kΩ 저항을 통과해 흐르면서 0.9V 전압을 생성합니다. 트랜지스터 M₂와 M₃는 M₁으로부터 흐르는 전류를 12배만큼 미러링(mirror)하며, 2개의 2.5 kΩ 저항을 통과해 흐르는 이 전류들은 I/Q 채널 ADC를 위한 한 쌍의 0.9V 기준 전압을 생성하게 됩니다.

이러한 오픈루프(open-loop) 토폴로지는 작은 출력 임피던스, 넓은 대역폭, 낮은 노이즈, 그리고 작은 면적이라는 장점을 제공합니다. 따라서 본 연구와 같은 고해상도, 고속 ADC에 매우 적합한 구조입니다.

기존의 문제점 (닫힌 루프 피드백 버퍼): 일반적인 버퍼는 안정적인 전압을 내기 위해 피드백 루프(Closed-loop Op-amp 구조)를 씁니다. 하지만 수백 MHz 속도로 요동치는 ADC 커패시터들을 감당하려면 피드백 버퍼의 속도(대역폭)가 수십 GHz 수준으로 엄청나게 빨라야 해서 버퍼 혼자서 수십 mA의 전류를 다 먹어 치우는 배보다 배가 더 큰 상황이 생깁니다.
이 논문의 해결책 (오픈 루프 + 여분 마진): 이 논문은 피드백 회로를 과감히 버리고, 전류를 그대로 복사해 저항으로 흘려보내서 전압을 찍어내는 단순한 오픈 루프(Open-loop) 구조를 썼습니다.
- Q. 오픈 루프는 흔들림(오차)에 취약하지 않나요?
  - A. 원래는 그렇습니다. 하지만 우리에겐 앞서 설계한 재조합 여분(Redundancy) 기술이 있습니다. DAC 전압이 흔들려서 다소 오차가 생겨도 뒤에 있는 LSB들이 스스로 에러를 복구해 주기 때문에, 굳이 무겁고 전력 소모가 심한 피드백 버퍼를 쓸 필요가 없어진 것입니다.
- Q. 미러링 비율 12배와 360 μA의 의미는?
  - 왼쪽 마스터 회로에서 단 30 μA의 아주 미세한 불씨(전류)만 태우고, 이를 필요한 곳(M₂, M₃)에만 12배로 미러링하여 각각 360 μA의 전류를 흘려줍니다 (30 μA x 12 = 360 μA ).
  - 이렇게 복사된 전류가 2.5 kΩ 저항을 만나 오옴의 법칙(V = I xR)에 의해 정확히 360 μA x 2.5 k Ω = 0.9 V$의 깨끗한 기준 전압을 노이즈 없이 초고속으로 만들어내게 됩니다.
  - 버퍼가 사용하는 전력은 고작 0.36 mA 수준으로 극도로 저전력입니다.

IV. MEASUREMENT RESULTS

이 프로토타입 ADC는 1P8M(1개 폴리, 8개 금속층) 20나노 CMOS 공정으로 제작되었습니다.

Fig. 15는 칩의 현미경 사진(micrograph)과 단 33 μm × 35 μm의 활성 면적(active area)만을 차지하는 ADC 코어의 확대된 레이아웃 도면을 보여줍니다.

SNR(신호 대 잡음비)을 개선하기 위해 거의 풀레일(rail-to-rail)에 가까운 입력 범위를 달성했던 기존 연구들[10], [11]과는 다르게, 본 프로토타입 ADC는 칩 내부에 포함된 프론트엔드(앞단) 회로들의 선형 영역이 제한적이라는 점 때문에 오직 1-V_P-P(피크-투-피크 1볼트)의 입력 스윙만을 채택했습니다.

SAR ADC의 공급 전압(0.9V ~ 1V) 및 기준 전압(0.9V)은 내부 LDO와 단 0.36 mA의 정적 전류만 소모하는 기준 전압 생성기에 의해 공급됩니다. 총 샘플링 커패시턴스는 540 fF이며, 이 중 메인 DAC가 차지하는 커패시턴스는 약 300 fF이고, 더미(dummy) 소자 및 기생 성분이 차지하는 커패시턴스는 240 fF입니다.

160 MS/s 샘플링 속도 모드에서, 전력을 절약하기 위해 공급 전압은 0.9V로 설정되며 샘플링 시간은 클럭 주기의 50% 듀티(duty cycle)를 가집니다. 이 조건에서의 동적 전력 소모량은 0.68 mW입니다. (전력 분배: 샘플 앤 홀드(S/H) 및 비교기 67%, SAR 제어 로직 23%, DAC 기준 전압 7%, 디지털 오류 정정(DEC) 3%). SNR(신호 대 잡음비)을 개선하기 위해 전력의 대부분은 비교기에서 소모됩니다.

Fig. 16은 160 MS/s 속도에서 입력 주파수에 따른 측정된 SNDR 및 SFDR 값을 보여줍니다. 낮은 입력 주파수에서 측정된 SNDR과 SFDR은 각각 57.7 dB와 78.9 dB입니다. 그 결과 얻어진 유효 비트 수(ENOB)는 9.29 비트입니다. 입력 주파수가 나이퀴스트(Nyquist) 주파수(80 MHz)까지 증가했을 때 측정된 SNDR과 SFDR은 각각 57.1 dB와 77.1 dB였습니다. 유효 분해능 대역폭(ERBW)은 160 MHz보다 높습니다.

아래의 왈든 성능 지수(Walden FoM) 공식 (3)에 따르면,

그 결과 얻어진 FoM(성능 지수)은 저주파와 나이퀴스트(Nyquist) 주파수에서 각각 6.8 및 7.3 fJ/conversion-step입니다.

1.0V 공급 전압에서 320 MS/s의 샘플링 속도를 달성하기 위해, 샘플링 시간을 확보하고자 SAR 변환의 12번째(12th) 비트 사이클을 생략(skip)합니다. 이 조건에서 샘플링 시간은 클럭 주기의 약 40%이며, 전력 소모량은 1.52 mW입니다.

Fig. 17은 320 MS/s 속도에서 입력 주파수에 따른 측정된 SNDR 및 SFDR 값을 보여줍니다. 낮은 입력 주파수에서 측정된 SNDR과 SFDR은 각각 57.1 dB와 78.1 dB입니다. 그 결과 얻어진 유효 비트 수(ENOB)는 9.20 비트입니다.

입력 주파수가 나이퀴스트 주파수(160 MHz)까지 증가했을 때, 측정된 SNDR과 SFDR은 각각 50.9 dB와 58.6 dB였습니다. 유효 분해능 대역폭(ERBW)은 100 MHz보다 높습니다. 그 결과 얻어진 FoM은 저주파와 나이퀴스트 주파수에서 각각 8.1 및 16.5 fJ/conversion-step입니다.

샘플링 대역폭은 ADC 테스트 경로 상의 저항(ESD 보호 저항, 라우팅 저항, 스위치 온-저항을 포함하며, 포스트 레이아웃 추출 결과 총 약 500Ω에 달함)에 의해 제한되며, 이는 ADC 샘플링 중 전압이 급격히 변하는 속도(slewing)를 느리게 만듭니다.

Fig. 18은 19.9 MHz 입력 및 320 MS/s 샘플링 주파수에서의 FFT 플롯을 보여줍니다. 측정된 SNDR, SFDR, THD는 각각 56.8 dB, 74.8 dB, 그리고 -71.3 dB입니다.

Fig. 19는 160 MS/s에서의 측정된 정적 성능(static performance)을 보여줍니다. DNL은 -0.34 ~ +0.41 LSB 이내이고, INL은 -0.43 ~ +0.28 LSB 이내입니다. ADC 성능의 전체 요약은 Table III에 나열되어 있습니다.

Table IV는 제안된 ADC를 세계 최고 수준의 기존 연구들(state-of-the-art ADCs)과 비교한 표입니다.

유사한 변환 속도와 해상도를 가진 기존 연구들과 비교했을 때, 제안된 SAR ADC는 오직 1{-V}_{P-P}의 작은 입력 신호 스윙만을 사용하면서도 유사한 수준의 높은 FoM(성능 지수)을 달성해 냈으며, 면적은 그 연구들보다 10배(10X)나 더 작습니다.

이 프로토타입 ADC는 현재까지 발표된 10비트 비-시분할(non-interleaving) SAR ADC 중 가장 빠르고 가장 작은 ADC입니다.

V. CONCLUSION

본 논문에서는 고속 SAR ADC에서 발생하는 기준 전압 버퍼(reference buffer) 및 DAC의 안정화(settling) 문제를 극복하기 위해 이진 스케일 재조합 여분(binary-scaled recombination redundant) 알고리즘을 제안하였습니다.

이 프로토타입 칩에서는 전체 샘플링 커패시턴스와 활성 면적을 줄이기 위해 크기가 작으면서도 정밀하게 매칭된 MOM 커패시터 셀 구조를 사용하였습니다. 파운드리의 표준 라이브러리를 기반으로 한 설계 기법은 디지털 하위 회로들의 설계 및 레이아웃 시간을 단축하는 데 크게 기여하였습니다.

제안된 프로토타입 ADC는 100 MHz 이상의 유효 분해능 대역폭(ERBW)을 가지며 320 MS/s의 초고속 동작 속도를 달성하였습니다. 또한 20나노 CMOS 공정에서 단 0.052 mm²의 활성 면적만을 차지하면서, 8.1 fJ/conversion-step이라는 뛰어난 성능 지수(FoM)를 기록하였습니다.

이러한 실험적 결과들은 제안된 SAR ADC의 뛰어난 전력 및 하드웨어 효율성, 그리고 초고속 동작 잠재력을 입증하고 있으며, 본 회로가 차세대 고속 무선랜 규격인 IEEE 802.11ac 애플리케이션에 매우 적합함을 보여줍니다.

Successive Approximation Analog-to-Digital Converters: Improving Power Efficiency and Conversion Speed

semikang — Thu, 9 Jul 2026 14:17:01 +0900

출처 : https://ieeexplore.ieee.org/document/7743043

SAR ADC는 아날로그 입력을 가장 잘 나타내는 디지털 코드를 구하기 위해 이진 검색 알고리즘을 구현합니다.

3비트 ADC

이 알고리즘은 N비트 디지털 코드를 찾기 위해 정확히 N번의 단계(steps)를 거쳐야 합니다. 그림 2는 전체 신호 범위가 -1V에서 +1V 사이일 때, 주어진 아날로그 입력 전압(V_in)이 디지털 출력 코드로 변환되는 3비트 ADC의 예시를 보여줍니다.

시작 상태: 전체 범위는 -1V ~ +1V, 첫 기준 전압 V_ref = 0V
Step 1: V_in이 0V보다 작으므로 (V_in < 0V), 범위는 -1V ~ 0V로 좁혀짐 → 첫 번째 비트 = 0
Step 2: 새로운 기준 전압은 중간값인 -0.5V. 이번에는 V_in이 더 크므로 (V_in > -0.5V), 범위는 -0.5V ~ 0V로 좁혀짐 → 두 번째 비트 = 1
Step 3: 새로운 기준 전압은 중간값인 -0.25V. V_in이 이보다 작으므로 (V_in < -0.25V), 범위는 -0.5V ~ -0.25V가 됨 → 세 번째 비트 = 0

결과적으로 이 아날로그 입력 전압 V_in은 -0.5V와 -0.25V 사이의 값이며, 이를 3비트 디지털 신호 010으로 변환해 낸 것입니다.

이 알고리즘에는 세 가지 구성 요소가 필요합니다.

비트 결정 결과에 따라 업데이트되는 기준 전압 V_ref를 생성하기 위해 디지털-아날로그 변환기(DAC)
V_in과 V_ref를 비교하기 위해 비교기(comparator)
다양한 동작의 타이밍을 제어하고 실제 획득한 디지털 코드를 저장하기 위해 로직(logic) 회로

이에 더해, 이진 탐색을 수행하기 전에 아날로그 입력 전압을 샘플링하고 유지(hold)하기 위한 트랙앤홀드(T&H) 회로도 필요합니다.

입력을 샘플링한 후, 디지털 비트 1부터 N까지 하나씩 차례대로 결정됩니다. 샘플링 속도(f_s)에 맞춰 작동하는 클록이 T&H(트랙앤홀드) 스위치를 제어합니다.

대개 이보다 더 높은 클록 주파수(f_clk)가 요구되는데, 이는 SAR 알고리즘의 N번의 주기(cycle)마다 DAC, 비교기, 그리고 로직의 동작 타이밍을 맞출 수 있는 개별적인 클록 페이즈(phases)가 필요하기 때문입니다. 따라서 f_clk는 통상적으로 샘플링 속도인 f_s보다 최소 N+1배 이상 높아야 합니다.

Operation (동작 과정): 맨 위 축을 보면 먼저 Sample(샘플링)을 진행한 뒤, Bit 1부터 Bit N까지 차례대로 비트를 결정하고, 다시 다음 데이터의 Sample로 넘어가는 주기를 반복합니다.
f_s (샘플링 주파수): 하나의 아날로그 값을 완전히 디지털로 변환하는 데 걸리는 총 시간(T_s)을 정의합니다. 그림의 긴 빨간색 화살표 범위가 한 주기입니다.
f_clk (내부 클록 주파수): 맨 아래 파형을 보면 하나의 샘플링 주기(T_s) 안에 아주 빠른 클록(T_clk)이 촘촘하게 들어 있는 것을 볼 수 있습니다.
- 첫 번째 칸은 Sample에 할당됩니다.
- 그 뒤로 1번부터 N번까지의 비트를 결정하는 클록들이 이어집니다.
- 결과적으로 좌측의 수식인 f_clk ≥ (N+1)f_s 가 왜 성립하는지 보여준다.

본질적으로 T&H 회로의 기능은 아날로그 입력 신호를 커패시터에 샘플링하고 유지(hold)하여, 이후 SAR ADC가 이를 양자화할 수 있도록 하는 것입니다.

(Figure 5)는 샘플링 스위치와 샘플링 커패시턴스 C_s로 구성된 싱글 엔디드(single-ended) 구조의 T&H 회로를 보여줍니다.

그림에 나타난 바와 같이, 클록 신호(CLK)가 하이(V_dd) 상태를 유지하는 동안 V_out은 입력 V_in을 그대로 추적(track)합니다. CLK가 로우(0)가 되는 순간 입력 신호가 샘플링되며, V_out은 C_s에 유지(hold)됩니다.

NMOS 소자만으로 구성된 스위치의 가장 큰 한계점은 V_in이 V_dd - V_tn (V_tn은 NMOS의 문턱 전압)보다 훨씬 낮을 때만 도통(conduct)할 수 있다는 점입니다. 이로 인해 레일투레일(rail-to-rail, 공급 전압 전 범위) 입력 신호를 처리하지 못한다는 단점이 있습니다.

이에 대한 잠재적이고 간단한 해결책은 CMOS 스위치를 사용하는 것입니다(그림 6). 이 구조에서는 NMOS와 PMOS 소자가 병렬로 연결되어 사용됩니다.

(Figure 6)에 나타난 바와 같이, 이는 이론적으로 레일투레일(rail-to-rail) 전도성을 갖는 스위치로 이어질 수 있습니다. 그러나 이 방법은 오직 V_dd ≫ |V_tp| + V_tn 조건이 만족될 때만 가능합니다. 만약 이 조건이 충족되지 않으면, 스위치는 입력 전압 범위의 중간 영역에 있는 신호들을 통과시키지 못합니다(도통되지 않습니다).

첨단 CMOS 공정 노드에서는 공급 전압(V_dd) 레벨이 문턱 전압들(V_tn, V_tp)보다 더 빠르게 감소(scale)하는 경향이 있기 때문에, 이 조건을 만족시키기가 점점 더 어려워질 수 있습니다.

이러한 한계점들을 극복하기 위한 흔한 해결책은 (그림 5에서처럼) NMOS 전용 스위치를 사용하되, 트래킹(tracking)하는 동안 게이트 전압을 V_dd보다 높게 올려주어 스위치의 전도성을 높이는 것입니다.

클록 부스팅(Clock boosting) 기술을 사용하면 게이트 전압이 고정된 높은 값(예: 2V_dd)으로 상승하므로, 레일투레일(rail-to-rail) 입력 범위를 확보할 수 있을 뿐만 아니라 오버드라이브 전압(overdrive voltage)도 훨씬 커져 더 넓은 대역폭과 우수한 선형성을 얻을 수 있습니다. 그러나 이렇게 높아진 전압은 NMOS의 안전 전압 한계를 초과(신뢰성 저하)하는 결과를 초래할 수 있습니다.

이에 대한 대안은 부트스트래핑(Bootstrapping) 기술입니다. 이 방식은 게이트 전압을 입력 신호에 연동된 전압인 V_dd + V_in으로 상승시키며, 이를 통해 NMOS의 게이트-소스 전압(V_gs)을 항상 V_dd와 같은 일정한 값으로 유지해 줍니다. 이는 NMOS가 전압 한계 내에서 안전하게 동작하도록 보장할 뿐만 아니라, 오버드라이브 전압을 입력 신호와 무관하게(독립적으로) 만들어 줌으로써 선형성을 더욱 향상시킵니다.

T&H 회로에서 발생하는 가장 중요한 비이상적 특성(imperfections)들

1. 트래킹 고정 (신호를 따라가는 중)
- On-resistance (켜짐 저항): 스위치 자체의 저항 성분 때문에 입력 신호가 통과할 때 RC 지연(Delay)이 발생하여 대역폭이 제한됩니다.
2. 샘플링 순간 (스위치가 딱 꺼지는 찰나)
- Charge Injection (전하 주입): 트랜지스터 채널에 모여 있던 전하들이 스위치가 꺼지면서 커패시터(C_s) 쪽으로 쏟아져 들어와 저장된 전압에 오차(Error)를 만듭니다.
- Sampling Noise (샘플링 노이즈): 저항의 열잡음 때문에 발생하는 그 유명한 kT/C 노이즈를 의미합니다.
- Jitter / Time-skew (지터 및 시간 왜곡): 클록 신호가 들어오는 타이밍이 미세하게 흔들려(Jitter) 정확한 순간에 샘플링하지 못하고 오차가 생기는 현상입니다.
3. 홀드 모드 (값을 붙잡고 있는 중)
- Leakage (누설 전류): 스위치가 꺼졌음에도 커패시터에 저장된 전하가 미세하게 새어나가 전압이 뚝뚝 떨어지는 현상입니다.
- Capacitive Coupling (기생 커패시턴스 결합): 주변 신호선들과의 기생 커패시터 성분 때문에, 입력 신호의 변화가 홀드된 전압 값에 간섭을 주는 현상입니다.

한 예로, NMOS 스위치의 켜짐 저항은 식 (1)과 같이 주어지며, NMOS, PMOS, CMOS 스위치의 켜짐 저항은 그림 6에 나와 있습니다. 식 (1)에서 볼 수 있듯이, 켜짐 저항은 W/L 비율을 키우거나, CLK 전압을 높이거나(예: 부스팅 또는 부트스트래핑 사용), 혹은 문턱 전압이 낮은 트랜지스터를 사용함으로써 줄일 수 있습니다.

실무에서 on 저항은 두 가지 T&H 성능 제한을 유발합니다.

첫째, R_on은 C_s와 결합하여 저역통과 필터(low-pass filter)를 형성하므로 시스템의 대역폭을 제한합니다.

둘째, (부트스트래핑을 사용하지 않는 한) R_on이 입력 신호 V_in에 의존하기 때문에, 이 저항 성분은 신호의 왜곡(distortion)을 초래합니다. 그러나 이러한 왜곡은 입력 신호가 R_on*C_s 필터의 대역폭에 가까워질 때만 명확해지며, 이는 왜곡이 주파수 의존적임을 의미합니다.

샘플링 순간에는 전하 주입으로 인해 두 번째 형태의 왜곡이 발생할 수 있습니다.

즉, 스위치가 꺼지는 즉시 채널에 있던 전하 Q_ch가 밖으로 빠져나가야 합니다.

이 전하가 입력단과 출력단으로 균등하게 분산된다고 가정하면, NMOS 스위치의 경우 출력단에 다음과 같은 전압 변동(voltage step)이 발생합니다.

전하 주입은 오프셋(offset) 및 이득 오차(gain error)를 유발하지만, 이는 종종 무시할 수 있는 수준이며 차동(differential) T&H 구조에서 일부 상쇄됩니다. 그러나 이 오차 전압은 신호에 의존하기 때문에 실제 회로에서 왜곡을 일으킬 수도 있습니다. 이 기여분은 V_in의 주파수에 의존하지 않으므로, frequency independent distortion으로 나타납니다. 트랜지스터의 면적 WL을 줄이면 전하 주입의 영향을 줄이는 데 도움이 됩니다. 또 다른 일반적인 해결책은 전하 주입을 상쇄하는 더미(dummy) 스위치를 사용하거나, 식 (2)에서 신호 의존성을 완전히 제거하는 텀플레이트 샘플링(bottom-plate sampling) 기술을 사용하는 것입니다.

(Figure 7)는 NMOS 스위치를 사용한 차동(differential) T&H 회로의 선형성 시뮬레이션 결과를 보여줍니다. 이 T&H 회로는 10MS/s의 속도로 동작하며 1pF의 샘플링 커패시턴스를 가집니다. 여기서 선형성은 SFDR(Spurious-Free Dynamic Range, 순시 동적 범위)로 표현되었으며, 입력 신호 주파수의 함수로 플롯되어 있습니다.

낮은 주파수 대역에서는 전하 주입(charge injection)이 왜곡을 지배하므로, 이 구간에서 SFDR이 일정하게 유지되는 이유를 설명해 줍니다. 반면 더 높은 주파수 대역에서는 온 저항(R_on)으로 인한 왜곡의 영향력이 커지면서, 주파수가 높아짐에 따라 SFDR이 점차 떨어지게 됩니다.

또한, 스위치의 폭(W)을 더 넓히면 전하 주입이 증가하여 저주파 선형성이 저하되는 것을 관찰할 수 있습니다. 하지만 이와 동시에 온 저항이 감소하므로 고주파 선형성은 향상됩니다. 따라서 W/L 비율의 선택은 저주파 선형성과 고주파 선형성 사이의 명백한 트레이드오프(tradeoff) 관계에 있습니다.

샘플링 순간에 발생하는 두 번째 비이상적 특성은 샘플링 노이즈(sampling noise)의 유입입니다. 스위치가 꺼질 때 입력 신호뿐만 아니라, 스위치 자체에서 발생하는 열잡음(thermal noise)도 커패시터 C_s에 함께 샘플링되며, 이때의 총 잡음 전력(noise power)은 kT/C_s와 같습니다.

차동(differential) 구조를 사용할 경우 이 성분이 두 번 발생하므로, 총 잡음 기여도는 2kT/C_s가 됩니다(여기서 C_s는 차동 구조의 각 단에 위치한 커패시턴스입니다). 이 상황에서 유일한 해결책은 C_s의 크기를 적절하게 설계(sizing)하는 것뿐입니다.

또 다른 해결책은, 대개 우리가 관심을 두는 지표가 신호 대 잡음비(SNR)라는 점을 고려하여, 신호의 진폭(swing)을 레일투레일(rail-to-rail)로 만들거나 공급 전압을 높임으로써 신호 크기를 극대화하는 것입니다.

SNR을 높이는 두 가지 전략:

분모(잡음) 줄이기: 커패시터 C_s의 크기를 키우면 잡음 전력(2kT/C_s) 이 줄어듭니다. (단, 커패시터가 커지면 이전 단의 버퍼가 이를 구동하기 힘들어지는 트레이드오프가 있습니다.)
분자(신호) 키우기: 본문에 언급된 것처럼 앞서 배운 부트스트래핑 등을 통해 신호 진폭을 공급 전압 전 범위(Rail-to-Rail)로 꽉 채워주면, 잡음이 조금 있더라도 상대적인 SNR을 크게 개선할 수 있습니다.

샘플링 순간에 발생하는 세 번째 문제는 클록 타이밍의 변동(오차)입니다.

(Figure 8)에 나와 있듯이, 클록 신호가 원래 설계된 기준 시점으로부터 Δt_clk만큼 어긋나게 되면, 샘플링된 출력 전압 V_out에는 오차 ΔV_out이 발생하게 됩니다. 이 오차는 Δt_clk와 샘플링되는 입력 신호의 미분 값(기울기) 모두에 비례합니다.

따라서 이러한 오차는 고주파 입력 신호를 처리하는 ADC에서 특히 치명적입니다. 만약 Δt_clk가 무작위(노이즈 형태)로 흔들리는 특성을 보일 때 이를 지터(jitter)라고 부르며, 출력에 노이즈를 유발합니다.

반면 Δt_clk가 일정한 값(상수)을 유지할 때 이 현상을 타임 스큐(time skew)라고 합니다. 여러 개의 SAR ADC를 타임 인터리브(time-interleaved) 구조로 결합할 때, 각 서브 ADC들 간의 타임 스큐 편차는 전체 ADC 시스템에 왜곡(distortion)을 일으키는 원인이 됩니다.

마지막으로, T&H 회로는 홀드 모드(hold mode) 동안에도 결함이 발생할 수 있습니다. 이론적으로 홀드 모드에서는 출력 노드가 입력 신호로부터 완전히 격리되어야 합니다. 그러나 특히 현대 CMOS 공정 노드에서는 그렇지 못한 것이 현실입니다.

첫째로, 트랜지스터에서 누설 전류(leakage)가 발생할 수 있습니다. 이는 트랜지스터가 꺼져 있어야 하는 상황임에도 불구하고 드레인과 소스 사이에 저항성 경로가 형성되어 V_in과 V_out이 연결됨을 의미합니다.

두 번째 문제는 트랜지스터 자체의 내부 성분이나 금속 배선 간의 간섭으로 인해 발생하는 드레인-소스 간 기생 커패시턴스 결합(capacitive coupling, C_ds)입니다.

이 두 가지 문제로 인해 결국 V_out 값이 입력 신호에 의해 교란을 받게 되며, 이는 양자화(quantization) 과정에서 오류를 유발할 수 있습니다. 미세 공정 기술로 갈수록 누설 전류가 증가하는 경향이 있고, 소자 크기가 줄어들면서 커패시티브 커플링 역시 증가할 수 있기 때문에 이 두 문제는 첨단 공정에서 더욱 치명적이게 됩니다.

W/L 비율을 최소화하면 누설 전류와 커패시티브 커플링을 모두 줄이는 데 도움이 됩니다. 다른 방법으로는 문턱 전압(V_th)이 더 높은 소자를 사용하여 누설 전류를 줄이거나, 레이아웃(layout) 기법을 적용하여 커패시티브 커플링을 감소 또는 상쇄할 수 있습니다.

종합해보면, T&H 회로는 다양한 문제에 직면할 수 있으며 이들을 해결하기 위한 대책들은 때때로 서로 상충(모순)되기도 합니다. 결과적으로 회로 구조(topology)를 선택하고 트랜지스터 크기(sizing)를 결정하는 설계 과정은 이러한 다양한 문제들 사이에서 균형을 잡기 위한 타협과 절충(compromise)의 과정이 될 것입니다.

SAR ADC 내부의 DAC는 대개 스위치드 커패시터(switched-capacitor) 네트워크로 구현됩니다. 많은 변형 구조가 존재하지만, 모노토닉 스위칭(monotonic switching) 방식을 사용하는 전하 재분배(charge redistribution) DAC의 예시를 들어 설명하겠습니다.

Figure 9는 이러한 구조를 가진 3비트 해상도의 DAC 예시를 보여줍니다. 이 차동(differential) 구조는 단위 값이 C_u인 일련의 바이너리 가중(binary-scaled, 2진 배수 크기) 커패시터들을 가지고 있습니다. 샘플링 클록 f_s에 의해 제어되는 좌측의 샘플링 스위치들은 앞서 설명한 T&H(트랙앤홀드) 기능을 수행합니다.

먼저, 입력 전압(V_in+, V_in-)이 모든 커패시터의 상부 전극(top plate)에 샘플링됩니다. 샘플링 스위치에서 바라본 한쪽 단(side)의 총 커패시턴스 C_s는 8C_u가 됩니다. 샘플링하는 순간에 디지털 신호 a_2-0, b_2-0에 의해 제어되는 모든 스위치(하부 전극 측)는 접지(ground)에 연결됩니다. 마지막으로 출력단(V_out+, V_out-)은 비교기에 직접 연결됩니다.

예를 들어 V_dd = 1 V, V_in+ = 0.6 V, V_in- = 0.4 V라고 가정해 보겠습니다.

이 경우 차동 입력 전압은 0.2 V가 됩니다.

출력 노드에 이 입력 전압들을 샘플링하고 나면 SAR 알고리즘이 시작됩니다.

첫 번째 단계 (1번째 비트 결정): 첫 번째 비교가 수행됩니다. 현재 V_out+ > V_out-이므로 첫 번째 결정은 1로 판별되며, V_out+와 V_out-의 차이를 줄이기 위해 비트 b_2가 V_dd로 스위칭됩니다. b_2가 접지에서 V_dd로 바뀜에 따라 전하 재분배가 일어나며, V_out+는 변하지 않고 그대로 유지되는 동안 V_out-는 4C_u / C_s * V_dd = 0.5 V만큼 증가하게 됩니다. 이로 인해 새로운 V_out- 전압은 0.9 V가 됩니다.
두 번째 단계 (2번째 비트 결정): 이제 V_out- > V_out+가 되었으므로, 다음 비교 결과는 0으로 판별되며 a_1이 V_dd로 스위칭됩니다. 이로 인해 V_out+가 0.25 V만큼 증가하여 새로운 전압인 0.85 V가 됩니다.
세 번째 단계 (3번째 비트 결정): 현재 여전히 V_out- > V_out+ 상태이므로, 세 번째 비교 역시 0으로 판별되고 a_0가 V_dd로 스위칭됩니다. 이로 인해 V_out+가 0.125 V만큼 추가로 증가하여 0.975 V가 됩니다.
네 번째 단계 (4번째 비트 결정): 이제 V_out+ > V_out-이므로 네 번째 비교 결과는 1이 되며, 최종 출력 코드는 1001이 됩니다.

여기서 주목할 점은, 모노토닉 스위칭 방식을 사용하면 초기 샘플링 상태에서 스위치를 바꾸지 않고 곧바로 첫 번째 비교를 수행하기 때문에, 최종 ADC 해상도(4비트)를 DAC 해상도(3비트)보다 1비트 더 높게 가져갈 수 있다는 것입니다

모노토닉 스위칭 방식은 단지 하나의 예시일 뿐입니다. 스위치드 커패시터 네트워크를 구현하는 방법은 이 외에도 많이 있습니다.

각 방식 모두 ADC가 동일한 이진 탐색 알고리즘을 수행한다는 점은 같지만, 커패시터를 똑똑하게 스위칭하거나, 여러 개의 기준 전압을 사용하거나, 혹은 전하를 재사용하는 방식으로 DAC의 전력 소모를 줄일 수 있습니다.

DAC 설계에서 가장 핵심적인 세 가지 고려사항은 노이즈(noise), 속도(speed), 그리고 미스매치(mismatch)입니다.

노이즈는 T&H(트랙앤홀드) 회로가 커패시터 배열(array)에 입력 신호를 샘플링하는 바로 그 순간에 유입됩니다. 또한, 제어 스위치들(그림 9의 a_2-0, b_2-0)의 on 저항(R_on)으로 인해서도 추가적인 노이즈가 존재하게 됩니다. 게다가, DAC의 기준 전압(reference voltage)으로 사용되는 공급 전압 V_dd 역시 시스템 내부로 노이즈를 결합(couple)시킬 수 있습니다.

원래는 모든 길이 대칭이고 올바른 전압 구역으로 쪼개져야 합니다.
그런데 상위 비트를 결정하는 큰 커패시터(예: 4C_u)에 오차가 생겨서 전압 스텝 s의 기준선(파란 점선)이 오른쪽(빨간 실선)으로 밀려버렸다고 가정해 봅시다.
그러면 그 상위 비트 줄기 아래에 매달려 있는 하위 비트들(001, 010 등)의 샘플링 경로 전체가 도미노처럼 통째로 오른쪽으로 밀려 나갑니다.
결정적으로, 반대쪽 분기인 s' 영역으로 이동했을 때도 똑같은 상위 비트 커패시터 하드웨어를 재사용하기 때문에, 우측 영역에서도 소름 돋게 똑같은 오차 패턴(오른쪽으로 밀림)이 반복되는 것입니다.

가로축은 디지털 코드(0부터 4095까지의 12비트 ADC 예시), 세로축은 ADC의 정밀도 오차를 나타내는 INL(적분 비선형성)입니다. 이상적인 ADC라면 오차가 0인 평평한 직선이어야 합니다.
하지만 그래프를 보면 특정 구간마다 주기적으로 툭 떨어졌다가 툭 올라가는 사각파(Square wave) 형태의 독특한 반복 패턴이 보입니다.
이게 바로 상위 비트 커패시터의 미스매치 오차가 하위 비트 전 구간에 걸쳐 주기적으로 복사-붙여넣기 되었음을 증명하는 실제 칩 측정 데이터입니다.

종합적으로 볼 때, 전체 DAC 커패시턴스 C_s의 값을 선택하는 것은 일종의 트레이드오프(상충 관계)입니다. 즉, 커패시턴스 값이 클수록 노이즈 및 매칭 성능 측면에서는 유리한 반면, 값이 작을수록 전력 소모, 칩 면적, 그리고 동작 속도 측면에서 더 선호됩니다.

Comparator

비교기(comparator)의 역할은 양의 입력 신호(V_in+)가 음의 입력 신호(V_in-)보다 큰지 작은지를 판별하여 그에 따른 디지털 결과(D)를 생성하는 것입니다.

(Figure 13)는 클록의 상승 에지(rising CLK edge)에서 활성화되는 다이나믹 비교기의 예시를 보여주며, 이 회로는 오직 CLK가 전환(transition)되는 순간에만 전력을 소모합니다. 대부분의 비교기와 마찬가지로, 이 구조는 두 부분으로 나뉩니다.

전단에 위치한 DAC를 향해 초기 이득(initial gain)을 제공하고 격리(isolation)시키는 프리앰프 단(preamplifier stage)
포지티브 피드백(positive feedback)을 기반으로 빠르게 결정을 내리는 래치 단(latch stage)

비교기의 구체적인 동작은 Figure 14에 나타나 있습니다. CLK가 High가 되기 전에는 프리앰프에 있는 PMOS 소자들이 기생 출력 커패시턴스를 V_dd로 프리차지(precharge)하므로, AP와 AN 노드의 전압은 V_dd와 같아집니다. 이때 래치 출력단은 접지(GND)로 초기화됩니다.

CLK가 하이가 되면 프리앰프의 테일 트랜지스터(tail transistor)가 도통하기 시작하며, 차동 쌍(differential pair)에 전류가 흘러 커패시터들을 방전(discharge)시킵니다. 이에 따라 AP와 AN 전압은 GND를 향해 점차 감소하게 됩니다.

작은 입력 신호 차이가 인가된다고 가정하면 (V_in+ > V_in-), 이로 인해 발생하는 전류 불균형(current imbalance) 때문에 AN 노드가 AP 노드보다 조금 더 빨리 내려가게 되며, 이는 입력 신호가 동적으로 전단 증폭(dynamic preamplification)되었음을 나타냅니다.

AP와 AN 사이의 전압 차이는 래치의 입력 PMOS 트랜지스터 중 하나가 도통(conduct)하기 시작하는 즉시 래치에 의해 감지됩니다. 이 시점부터는 래치가 동작을 주도하여(take over) 최종 디지털 출력(D)을 얻게 됩니다. 이후 CLK가 로우(Low)가 되면 비교기는 다시 초기 상태로 리셋됩니다.

비교기(comparator)에서 가장 중요하게 다뤄야 할 두 가지 불완전성은 노이즈(noise)와 제한된 작동 속도로 인해 발생하는 준안정성(metastability)입니다.

노이즈 (Noise): 회로 내부에 본질적으로 존재하는 미세한 전압/전류의 흔들림입니다. 이로 인해 입력 신호가 0 근처에서 애매할 때 오작동을 일으킵니다.
준안정성 (Metastability): 비교기가 제한된 시간 안에 '0'인지 '1'인지 결정을 내리지 못하고 중간 상태에 머무르는 현상입니다.

비교기는 아날로그 입력을 받아 디지털 출력을 내보내기 때문에, 노이즈를 모델링하는 방식이 일반적인 아날로그 회로 블록과는 약간 다릅니다. 비교기 입력단에서의 노이즈는 입력 환산 노이즈 소스(input-referred noise source, P_n,cmp [V^2])로 모델링할 수 있습니다.

하지만 출력이 디지털 영역(도메인)에 있기 때문에, 출력 노이즈는 비트 에러 율(Bit Error Rate, BER)로 모델링되어야 합니다. BER은 회로 내의 무작위 노이즈로 인해 비교기의 판단(decision)이 실패할 확률을 의미합니다.

출력 확률과 입력 노이즈 간의 관계는 오차 함수(Error Function, ERF)를 통해 수식으로 나타낼 수 있습니다. 여기서 V_in은 차동 입력 신호(differential input signal)이며, P_1은 디지털 출력으로 '1'이 나올 확률입니다.

"얼마나 자주 0과 1을 헷갈리는가?" 하는 확률, 즉 BER(비트 에러 율)로 측정해야 한다는 것이 핵심입니다.

오차 함수(ERF) 수식의 의미

이 수식은 주어진 입력 전압(V_in)에서 비교기가 정확히 '1'이라고 판별할 확률(P_1)을 나타냅니다.

입력 신호(V_in)가 양수이고 노이즈(√P_n,cm)보다 훨씬 클 때: 오차 함수(erf) 부분이 1에 가까워져 P_1은 거의 1(100%)이 됩니다. 즉, 신호가 강력하면 노이즈가 있어도 흔들림 없이 '1'로 올바르게 판단합니다.
입력 신호(V_in)가 음수이고 노이즈보다 절댓값이 클 때: 오차 함수 부분이 -1에 가까워져 P_1은 거의 0(0%)이 됩니다. 즉, '0'으로 올바르게 판단합니다.
입력 신호(V_in)가 0에 매우 가까울 때: 두 입력값의 차이가 거의 없어서 노이즈에 의해 판별이 크게 흔들립니다. 이때 오차 함수 값은 0에 가까워지고 P_1은 0.5(50%)가 됩니다. 즉, 노이즈 때문에 완전히 랜덤하게 찍는 것과 같은 상태가 됨을 의미합니다.

요약하자면: 신호가 강할 때는 노이즈를 무시해도 되지만, 비교기가 판단을 내리기 가장 까다로운 경계선(0 근처)에서는 노이즈가 에러를 만드는 주범이 된다.

Figure 13의 회로에서 P_n,cmp(입력 환산 노이즈)는 프리앰프(전치 증폭기)의 부하 커패시턴스(load capacitance)에 반비례합니다. 동시에 이 단(stage)의 전력 소모량은 동일한 커패시턴스에 비례합니다.

결과적으로 전력 소모와 노이즈 성능 사이에는 직접적인 트레이드오프(상충 관계)가 존재합니다.

이러한 트레이드오프를 어느 정도 극복하기 위해 몇 가지 방법들이 발표되었습니다. 예를 들어, [16]에서는 2-모드(two-mode) 비교기와 중복성(redundancy)을 사용하여 대부분의 SAR 사이클에서는 전력을 절약하고, 높은 정확도가 요구되는 중요한 마지막 사이클들에서만 더 많은 전력을 소모하는 방식을 사용합니다.

또한, [17]에서는 앞서 식 (3)의 BER(비트 에러 율)에 영향을 받는 경우(즉, 에러가 발생하기 쉬운 경우)에만 비교기 판단 결과를 디지털 방식으로 평균화(digitally averaging)함으로써, 전력 효율적으로 비교기 노이즈의 영향을 줄일 수 있는 또 다른 기술을 구현했습니다.

마지막으로, [18]에서는 Figure 13의 비교기를 변형한 버전을 구현했습니다. 이 구조는 프리앰프(전치 증폭)를 수행할 때 방전(discharging) 구간만을 사용하는 것이 아니라, 노드 AP와 AN의 방전(discharging) 및 충전(charging) 구간을 모두 활용하여 전력 효율을 향상시켰습니다.

비교기(comparator) 설계에서 두 번째로 중요한 요소는 지연(delay)입니다.

Figure 14에서 볼 수 있듯이, CLK(클럭)의 상승 에지(rising edge)와 출력 데이터 D가 유효해지는(valid) 순간 사이에는 일정량의 지연 시간(τ_cmp)이 존재합니다.

차동 입력 전압(differential input voltage)이 0에 가까워질 때, 비교기가 준안정성(metastability)에 접근하면서 이 지연 시간은 극도로 길어질 수 있습니다.

따라서, 준안정성으로 인해 유발되는 비트 에러(bit errors)의 가능성을 제한하기 위해, 비교기의 속도는 입력 신호의 크기가 매우 작을 때를 기준으로 검증되어야 합니다.

Logic

SAR 로직의 핵심을 보여주는 예시가 Figure 15에 나와 있습니다. 이 로직은 보통 두 세트의 플립플롭(flip-flops)으로 구성됩니다.

첫 번째 세트는 온도계형 카운터(thermometric counter)를 구현하며, 여기서 활성화된 각각의 플립플롭은 SAR ADC의 특정 동작을 시작하게 합니다. 예를 들어, 첫 번째 플립플롭은 T&H(트랙 앤 홀드)가 입력 신호를 샘플링하도록 지시합니다. 두 번째부터 N+1번째 플립플롭까지는 비교기를 위한 CLK(클럭) 신호를 생성하고, 그 결과를 저장하며, DAC를 제어함으로써 SAR 알고리즘의 N번의 사이클을 순차적으로 수행합니다.

두 번째 플립플롭 세트는 데이터 레지스터(data register) 역할을 구현하는데, 이는 DAC를 제어하는 디지털 코드를 담고 있기 때문입니다. SAR 변환 과정이 끝날 때, 이 레지스터는 ADC의 최종 디지털 출력 코드를 가지게 됩니다.

이러한 플립플롭들 외에도, DAC 스위칭 기법 등을 구현하기 위해 보통 몇 가지 추가적인 논리 게이트들이 필요합니다. 많은 상황에서 표준 셀(standard-cell) 설계 방식만으로도 충분할 수 있지만, 매우 낮은 전력 소모나 높은 작동 속도를 요구하는 ADC의 경우에는 참고문헌 [11]에서 설명된 것처럼 보통 맞춤형 논리 설계(custom logic design)가 적용됩니다.

SAR 로직은 크게 '순서를 정해주는 카운터'와 '결과를 기억하는 레지스터'로 나뉩니다.

1. 첫 번째 세트: 지휘자 역할을 하는 '온도계형 카운터 (시퀀서)'

역할: ADC가 어떤 순서로 동작해야 할지 시간표를 짜고 지시를 내리는 제어부(Control Logic)입니다. 보통 시프트 레지스터(Shift Register) 또는 시퀀서(Sequencer)라고도 부릅니다.
동작 방식: 클럭이 뛸 때마다 '1'이라는 신호가 옆 플립플롭으로 하나씩 이동합니다(마치 온도계 눈금이 올라가듯).
- 첫 번째 칸에 불이 들어오면: "자, 지금 입력 신호 캡처(샘플링)해!"
- 두 번째 칸에 불이 들어오면: "첫 번째 비트(MSB) 비교해!"
- 세 번째 칸에 불이 들어오면: "두 번째 비트 비교해!" ... 이런 식으로 전체 사이클(N번)을 순차적으로 통제합니다.

2. 두 번째 세트: 기억 장치 역할을 하는 '데이터 레지스터'

역할: 비교기가 0인지 1인지 판별해 낸 결과를 차곡차곡 저장하는 메모리(Storage)입니다.
동작 방식: 비교기가 내놓은 결과를 저장하고, 이 데이터를 바탕으로 DAC 안의 스위치들을 조작하여 다음 비교를 위한 새로운 기준 전압(V_ref)을 만들어 냅니다. N번의 과정을 모두 거치고 나면, 이 레지스터에 들어있는 0과 1의 조합이 바로 우리가 원하는 최종 디지털 출력(Digital Output Code)이 됩니다.

요약하자면: SAR ADC의 디지털 로직은 '순서를 짚어주는 카운터'와 '결과를 담아두는 레지스터'의 합작으로 이루어지며, 목표하는 성능(속도/전력)에 따라 기성품을 쓸지 맞춤 제작을 할지 결정해야 한다는 내용을 담고 있습니다.

System-Level Tradeoffs

각 블록의 세부 설계를 다룬 후, 이 섹션에서는 노이즈, 선형성(linearity), 속도, 전력 소모, 그리고 칩 면적 측면에서 SAR ADC 설계의 전반적인 트레이드오프(상충 관계)를 논의합니다.

노이즈 측면에서 가장 중요한 요인들은 샘플링 노이즈(P_n,th), DAC 노이즈(P_n,dac), 비교기 노이즈(P_n,cmp), 그리고 양자화 노이즈(P_n,q)입니다. 앞의 세 가지 노이즈는 앞서 다루었습니다.

양자화 노이즈는 디지털 출력 코드의 비트(bit) 수가 유한하기 때문에 발생하며, 이는 반올림(rounding) 또는 양자화 오류(quantization error)를 초래하고 이를 하나의 노이즈 소스로 모델링할 수 있습니다. 전체 ADC 노이즈는 대략 이 네 가지 노이즈 항을 모두 더한 값으로 주어집니다.

ADC 전체의 노이즈는 다음 4가지의 합으로 결정됩니다.

P_n,th (샘플링 노이즈): T&H 스위치에서 발생하는 kT/C 열 노이즈.
P_n,dac (DAC 노이즈): DAC 내부 스위치와 기준 전압(Reference)에서 올라오는 노이즈.
P_n,cmp (비교기 노이즈): 앞서 배운 프리앰프 등에서 발생하는 판단 오류 유발 노이즈.
P_n,q (양자화 노이즈): 아날로그(연속적인 값)를 디지털(계단식 값)로 변환할 때, 어쩔 수 없이 버림/반올림하면서 생기는 근본적인 오차. (예: 3.14159...V를 3.14V로 읽을 때 생기는 0.00159...V의 오차)

저해상도(Low-resolution) SAR ADC는 일반적으로 양자화 노이즈에 의해 성능이 제한됩니다. 왜냐하면 열 노이즈(thermal noise) 요구 사항(P_n,th, P_n,dac, P_n,cmp)을 충족하는 것이 비교적 간단하고 비용(전력/면적)이 적게 들기 때문입니다.

반면, 고해상도(High-resolution) SAR ADC는 일반적으로 열 노이즈에 의해 성능이 제한됩니다. 양자화 노이즈를 최소화하는 것은 상대적으로 저렴해진 반면, 낮은 열 노이즈를 달성하는 것은 (전력 소모 측면에서) 비용이 매우 많이 들기 때문입니다.

ADC의 전달 함수(transfer function) 관점에서 볼 때, 여러 블록(예: 비교기, DAC, T&H)에서 발생하는 오프셋(offset) 및 이득(gain) 에러는 보통 크게 치명적이지 않습니다.

왜냐하면 이러한 에러들은 단순히 ADC의 입력 환산 오프셋(input-referred offset)이나 전체적인 이득 에러로 변환될 뿐, 신호의 왜곡(distortion)을 유발하지는 않기 때문입니다. 이러한 이유로, 이 에러 요인들은 설계 시 종종 무시되거나 요구 조건이 완화 될 수 있습니다.

하지만, 시간 인터리브(time-interleaved) ADC의 경우나 절대적인 정밀도(absolute precision)가 요구되는 특정 애플리케이션의 경우에는, 캘리브레이션(calibration, 보정)을 통해 오프셋 및 이득 에러를 최소화하거나 보상해야 합니다. 이러한 선형적인(linear) 에러들을 제외하면, SAR ADC의 왜곡(distortion)은 보통 T&H(트랙 앤 홀드) 회로의 왜곡이나 커패시터 불일치(mismatch)로 인해 발생하는 DAC의 비선형성(nonlinearity)에 의해 한계가 결정됩니다.

이러한 비선형성 요인들은 ADC 입력단에서 그 영향이 즉각적으로 나타나므로 설계 시 반드시 고려되어야 합니다.

속도 측면에서 볼 때, 우리는 Figure 4에서 T_s/(N + 1)의 길이를 갖는 하나의 클럭 사이클(T_clk) 내에서 DAC, 비교기(comparator), 그리고 로직(logic)이 각각 처리 시간을 필요로 한다는 것을 보았습니다.

이 시간들을 각각 τ_dac, τ_cmp, τ_logic이라고 할 때, 이들의 합은 항상 τ_clk보다 작아야 하며, 결과적으로 이 블록들 간에는 속도를 두고 트레이드오프(상충 관계)가 발생하게 됩니다.

T_clk가 외부에서 제공되고 샘플링 시간(T_s)의 일정 비율로 고정되어 있는 동기식(synchronous) SAR ADC를 사용하는 대신, 대안으로 비동기식(asynchronous) 구현을 사용할 수 있습니다. 비동기식 SAR ADC에서는 외부에서 T_s만 제공될 뿐, T_clk는 제공되지 않습니다.

그 대신 T_clk는 내부적으로 생성되며, 총 N번의 T_clk 사이클이 전체 변환 시간 내에 다 들어갈 수만 있다면, 각 사이클마다 T_clk 값을 가변적으로 가져갈 수 있습니다.

이를 통해, 잃어버린 시간을 보상할 만큼 다른 사이클들이 조금 더 빠르게 끝난다면, 비교기가 준안정성(metastability)에 가까워져 판단이 오래 걸리는 사이클에는 T_clk 시간을 더 늘려줄 수 있습니다.

결과적으로, 비동기식 아키텍처는 비교기의 준안정성 문제를 훨씬 더 잘 다룰 수 있게 해주며, 동시에 외부에서 요구되는 고속 클럭 주파수의 필요성도 낮춰줍니다.

DAC - The Kelvin Divider (String DAC)

semikang — Tue, 23 Jun 2026 16:10:05 +0900

이 DAC의 N비트 버전은 단순히 직렬로 연결된 2^N개의 동일한 저항들과, 저항 체인(Chain)의 각 노드와 출력단 사이에 하나씩 배치된 2^N개의 스위치(주로 CMOS)로 구성됩니다.

오직 단 하나의 스위치만 닫음으로써 해당하는 탭(Tap)으로부터 아날로그 출력을 얻어냅니다. (N비트 디지털 데이터로부터 2^N개의 스위치 중 하나를 골라내도록 디코딩하는 과정에서 약간의 디지털 복잡성이 수반되지만, 오늘날 디지털 회로는 구현 비용이 매우 저렴합니다.)

이 아키텍처는 구조가 단순하고, 전압 출력을 가지며(단, 코드 의존적인 출력 임피던스를 가짐), 태생적으로 단조성(Monotonic)을 유지합니다. 심지어 저항 하나가 공정 불량 등으로 우연히 단락(Short)되더라도, n번째 출력 전압이 n+1번째 출력 전압을 초과하는 역전 현상은 일어날 수 없습니다.

모든 저항의 값이 동일하다면 선형적(Linear)이지만, 비선형 특성이 필요한 특수 애플리케이션의 경우 의도적으로 저항 비중을 바꾸어 비선형 DAC로 설계할 수도 있습니다.

코드가 한 단계 바뀔 때 오직 두 개의 스위치만 동작하므로, 글리치(Glitch) 노이즈가 매우 적은 아키텍처입니다. 또한, 이 스위칭 글리치가 입력 코드의 종류에 의존하지 않기 때문에 왜곡이 극도로 적어야 하는 저왜곡 애플리케이션에 이상적입니다.

어떤 코드 구간에서 전환되든 글리치의 에너지가 일정하기 때문에, 이 글리치로 인해 발생하는 주파수 성분은 진짜 아날로그 출력 주파수의 고조파(Harmonics) 자리가 아니라, DAC의 샘플링 업데이트 속도(Update rate, 클록 주파수) 및 그 고조파 자리에 고정되어 나타납니다.

이 서모미터(Thermometer/String) DAC의 가장 큰 단점은 고해상도를 구현하기 위해 방대한 양의 저항과 스위치가 필요하다는 점입니다. 그 결과, 미세 공정(Small IC feature size)의 발전으로 저해상도 및 중해상도 영역에서 면적 효율성이 확보되기 전까지는 단순한 독립형 DAC 구조로 그리 흔하게 쓰이지 못했습니다.

오늘날 이 아키텍처는 디지털 전위차계(Digital potentiometer)와 같은 단순한 DAC 제품군에 매우 널리 사용되고 있으며, 나중에 살펴보겠지만 더 복잡한 고해상도 하이브리드 DAC 구조의 핵심 빌딩 블록(구성 요소)으로도 빈번히 활용됩니다.

모든 비트가 1인 디지털 입력 코드(all 1s code)에 대한 DAC의 아날로그 출력은 언제나 레퍼런스 전압(V_REF)보다 정확히 1 LSB 만큼 낮아야 합니다. 따라서 범용 목적으로 사용되는 스트링 DAC는 그림 3.4에 나타난 바와 같이 최상단 레퍼런스 터미널과 첫 번째 스위치 탭 사이에 1 LSB 전압 강하용 저항을 배치합니다.

왜 최상단에 저항을 하나 더 박아야 할까? (all 1s의 법칙)

그림 3.4의 회로도를 보면 V_REF 바로 밑에 스위치가 붙지 않고, 저항 한 칸을 거친 다음에 첫 번째 스위치 탭이 시작됩니다.

수학적 매핑: N비트 DAC가 표현할 수 있는 총 디지털 코드의 개수는 2^N개(오프셋이 없다면 0부터 2^N-1까지)입니다. 아날로그 전압 모눈종이 계단 역시 2^N개 등분으로 정확히 쪼개져야 합니다.
따라서 최하단 코드 000...0이 완벽한 그라운드(0 V)를 출력한다면, 수학적인 풀스케일 매핑 법칙에 의해 최상단 최고 코드 111...1이 출력해야 하는 전압은 V_REF가 아니라, 천장에서 계단 한 칸 만큼 덜 간 V_REF - 1 LSB 자리가 되어야 정상입니다.
이를 만족시키기 위해 래더 최상단에 1 LSB 전압을 미리 깎아줄 '뚝방 저항' 하나를 의도적으로 배치하는 것이며, 이 저항이 있어야만 계단 폭이 전체 코드 영역에서 찌그러지지 않고 일정하게 유지(DNL 오차 최소화)됩니다.

반면에 이상적인 전위차계(Potentiometer)에서는, all 0s(000...0) 및 all 1s(111...1) 코드가 가변 탭(Variable tap, 와이퍼)을 저항 스트링의 한쪽 끝 또는 다른 쪽 끝단에 완전히 연결해 주어야 합니다.

따라서 디지털 전위차계(Digital Potentiometer)는 구조적으로 범용 스트링 DAC와 거의 동일하지만, 저항이 정확히 한 개 더 적으며(2^N - 1) 저항 스트링의 양 끝단은 그 어떠한 다른 내부 연결도 가지고 있지 않습니다.

구분	범용 스트링 DAC (Fig 3.4)	디지털 포텐셔미터 (Fig 3.5)
저항 개수	2^3 = 8개	2^3 - 1 = 7개}
스위치(탭) 개수	2^3 = 8개	2^3 = 8개
최하위 코드 (000)	그라운드(0 V) 출력	Terminal B에 직접 연결
최상위 코드 (111)	V_REF - 1 LSB 출력	Terminal A에 직접 연결

이미 살펴보았듯이, 스트링 DAC가 방대한 수의 저항(N비트 DAC의 경우 2^N개)을 갖는다는 것은 자명한 사실입니다.

완벽한 DNL과 INL 성적표를 얻기 위해 스트링 DAC의 모든 저항을 개별적으로 미세 조정(트리밍, Trim)하는 것은 비현실적입니다. 이는 첫째로 저항의 개수가 너무 많고, 둘째로 저항의 물리적 크기가 너무 작아 트리밍하기 어려우며, 무엇보다도 제조 비용이 지나치게 많이 들기 때문입니다.

하지만 필요한 경우, 스트링 DAC의 INL(적분 비선형성)을 트리밍하는 것은 여전히 가능합니다. 그 방법이 그림 3.6에 나와 있습니다. 4개의 동일한 저항으로 구성된 보조 저항 스트링이 메인 스트링과 병렬로 연결되는 구조입니다.

이 보조 저항들은 레이저 트리밍이 가능하도록 물리적인 크기를 충분히 크게 만듭니다. 이 보조 스트링의 3개 내부 노드는 버퍼 증폭기(Buffer amplifier)를 거쳐 메인 스트링의 1/4, 1/2, 3/4 지점에 각각 연결됩니다.

트리밍 가능한 이 보조 스트링을 미세 조정함으로써, 메인 스트링의 해당 분할 지점들이 정확한 표적 전위를 갖도록 강제로 맞춥니다. 일반적으로 이 기술을 사용하면 회로 복잡성이 아주 조금 증가하는 제 비용만으로도 INL 오차를 4분의 1 수준으로 크게 줄일 수 있습니다.

그러나 많은 현대식 스트링 DAC에서는 저항의 매칭(Matching) 특성이 워낙 우수하고, CMOS 스위치가 소모하는 전류(누설 전류 등)가 무시할 만한 수준이기 때문에 이러한 트리밍 공정이 굳이 필요하지 않습니다.

DAC - Basic

semikang — Tue, 23 Jun 2026 15:37:51 +0900

DAC를 잘 모르는 사람들은 단순히 디지털 신호를 입력받아 아날로그 신호로 내어주는 소자로만 생각합니다. 하지만 아날로그 출력은 '레퍼런스(기준, Reference)'라고 불리는 아날로그 입력의 존재에 전적으로 의존하며, 이 레퍼런스의 정확도는 거의 항상 DAC의 절대적인 정확도(Absolute accuracy)를 제한하는 결정적인 요인(Limiting factor)이 됩니다.

어떤 DAC는 외부 레퍼런스를 사용하며(그림 3.1 참조) 레퍼런스 입력 터미널(패드/핀)을 가지고 있는 반면, 다른 DAC는 내부 레퍼런스 회로로부터 기준 전압을 공급받아 밖으로 출력해 주기도 합니다. 물론 가장 단순한 형태의 DAC는 둘 다 지니지 않으며, 레퍼런스가 DAC 칩 내부에 완전히 박혀 있어 외부 연결 핀이 전혀 존재하지 않습니다.

DAC에 내부 레퍼런스가 포함된 경우, DAC의 전반적인 정확도는 해당 내부 레퍼런스를 사용할 때를 기준으로 규격이 정의됩니다. 만약 이러한 DAC를 오히려 완벽하게 정확한 외부 레퍼런스와 연결하여 사용한다면, 역설적이게도 자체 내부 레퍼런스로 구동할 때보다 절대 정확도(Absolute accuracy)가 더 나빠질 수 있습니다.

왜냐하면 제조 공정에서 칩의 정확도를 미세 조정(트리밍, Trim)할 때, 명목상의 이론값(Nominal value)이 아니라 그 칩이 가진 '실제 내부 레퍼런스 전압'과 결합했을 때 절대 정확도가 최적화되도록 맞추어 놓았기 때문입니다.

제조사에서 칩을 패키징하기 전 테스트 단계에서 트리밍 공정을 거칩니다. 이때의 핵심은 레퍼런스 전압과 DAC코어를 개별적으로 트리밍하는게 아니라, 두 개를 세트로 묶어서 튜닝한다는 점입니다.

그렇기 때문에 초정밀 외부 레퍼런스를 넣어줘도 Gain error가 발생해 절대 정확도가 떨어집니다.

레퍼런스(기준) 터미널을 가지고 있는 DAC는 당연히 해당 터미널의 동작 특성과 파라미터 규격을 명시해야 합니다.

레퍼런스 입력단이 존재하는 경우, 가장 먼저 확인해야 할 핵심 사양은 '레퍼런스 입력 전압(Reference input voltage)'입니다. 그리고 이 규격은 당연히 두 가지 값, 즉 '절대 최대 정격(Absolute maximum rating)'과 'DAC가 올바르게 성능을 발휘하는 전압 범위(Recommended operating range)'를 가집니다.

① 절대 최대 정격(Absolute Maximum Rating): "칩의 물리적 파괴 한계선"

이 전압은 컨버터의 성능(INL, DNL, ENOB)을 보장하는 선이 아니라, "이 전압을 0.1초라도 넘기는 순간 트랜지스터가 물리적으로 타버린다"를 뜻하는 파괴 문턱전압(Breakdown)입니다.

하드웨어적 본질: CMOS 공정에서 게인 산화막(Gate Oxide)이 버틸 수 있는 최대 전압 한계인 Oxide Breakdown 전압이나, 칩 내부 입력 패드 단에 박혀 있는 ESD 보호 다이오드(Electrostatic Discharge Diode)가 켜져서 타버리는 전압과 직결됩니다.

② 동작 전압 범위(Operating Range): "선형성(Linearity) 방어선"

'DAC가 올바르게 동작하는 범위'는 실제 우리가 회로를 설계할 때 타깃으로 삼는 진짜 유효 레퍼런스 대역입니다. 이 범위를 벗어나면 칩이 타지는 않지만, 계단 정밀도가 완전히 뭉개집니다.

하드웨어적 본질 (Headroom 문제): 만약 내부 피드백 DAC가 전류원(Current Source) 기반 아키텍처(Current-steering DAC)라면, 레퍼런스 전압이 너무 높아지거나 낮아질 때 전류원을 구성하는 MOS 트랜지스터들이 포화 영역(Saturation Region)에서 이탈해 트라이오드 영역(Triode Region)으로 떨어지게 됩니다. 이렇게 되면 출력 임피던스가 급감하면서 전류 매칭이 박살 나고 INL/DNL이 수십 LSB 수준으로 폭발합니다.
하드웨어적 본질 (Switch 온저항 문제): 만약 SAR ADC 내부에 들어가는 R-String이나 커패시터 어레이(CDAC) 스위치 구조라면, 레퍼런스 전압이 MOS 스위치의 문턱전압(V_th) 근처나 공급 전압(V_DD) 턱밑까지 올라갈 때 스위치의 온저항(R_on)이 일정하지 않고 급격하게 출렁이게 됩니다. 이로 인해 신호가 넘어가는 정착 시간(Settling Time) 오차가 생겨 고조파 왜곡(THD)이 심각해집니다.

대부분의 DAC는 레퍼런스 전압이 V_DD 이하인 상당히 좁은 범위 내에 있기를 요구하지만, 승산형 DAC(Multiplying DAC, 이하 MDAC)라고 불리는 일부 DAC는 전원 전압(V_DD) 범위를 한참 벗어나는 넓은 범위의 레퍼런스 전압에서도 동작합니다.

MDAC가 전원(V_DD=6V)보다 높은 전압(±15V)을 버티는 비결

일반적으로 CMOS 트랜지스터 게이트에 V_DD보다 높은 전압을 인가하면 게이트 산화막이 터집니다. 그런데 어떻게 MDAC는 ±15V의 전압을 받아들일 수 있을까요?

하드웨어적 본질: MDAC는 대개 전류 모드(Current-mode) R-2R 래더(Ladder) 구조를 사용합니다. 레퍼런스 전압이 들어오는 노드는 트랜지스터의 게이트가 아니라, 순수 수동 소자인 '저항(Resistor)' 네트워크에 먼저 연결됩니다.
이 저항들이 전압을 떨어뜨려 주고, 최종적으로 전류 스위치 역할을 하는 트랜지스터들은 대개 그라운드(0V)나 연산 증폭기의 가상 접지(Virtual Ground) 노드 근처에서만 스위칭하도록 설계됩니다. 즉, 고전압은 저항이 다 두들겨 맞아주고 트랜지스터는 안전한 저전압 영역에만 머물기 때문에 공정 한계를 뛰어넘는 미친 짓(±15V 입력)이 가능해지는 것입니다.
입력이 AC 신호여도 상관없기 때문에, 디지털 코드로 오디오 신호의 볼륨을 조절하는 디지털 가변 증폭기(Programmable Gain Amplifier, PGA)를 만들 때 이 MDAC 아키텍처가 단골로 쓰입니다.

AC 레퍼런스로 동작하는 MDAC는 레퍼런스 입력단에 인가할 수 있는 실질적인 최대 주파수를 정의하는 '레퍼런스 대역폭(Reference bandwidth)' 규격을 가집니다.

(Figure 3.2)에 표시된 것처럼, DAC의 레퍼런스 입력 터미널은 내부에 버퍼(Buffer)가 장착되어 있을 수 있습니다. 이 경우 (보통 높은) 입력 임피던스와 (보통 낮은) 바이어스 전류 규격을 갖게 됩니다. 반면 레퍼런스가 DAC 코어에 직접 연결되는 경우도 있습니다. 후자의 경우, 일부 DAC 구조는 입력되는 디지털 코드에 따라 입력 임피던스가 크게 변하기 때문에 임피던스 규격이 훨씬 복잡해질 수 있습니다.

코드 의존성 임피던스(Code-dependent Impedance)

"입력 임피던스가 디지털 코드에 따라 변한다"라는 말이 왜 무서운 걸까요?

동적 전압 강하(Dynamic IR Drop): 만약 디지털 코드가 000...0일 때는 DAC 입력 임피던스가 10 kΩ이었다가, 코드가 111...1로 바뀌는 순간 임피던스가 1 kΩ으로 툭 떨어진다고 가정해 봅시다.
임피던스가 1 kΩ으로 떨어지면 레퍼런스 소스로부터 10배나 많은 전류를 순간적으로 땡겨가게 됩니다.
이때 레퍼런스 라인의 기생 저항이나 버퍼의 출력 임피던스 때문에 레퍼런스 전압(V_REF) 자체가 순간적으로 출렁(Droop/Bounce) 물리게 됩니다.
결과적으로 디지털 코드가 바뀔 때마다 기준 자(V_REF)의 길이가 실시간으로 늘어났다 줄어들었다 하는 현상이 발생하며, 이는 곧바로 심각한 비선형성 성적표(INL 박살 및 THD 악화)로 이어집니다. 그래서 그림 3.2 처럼 고정밀 컨버터 앞단에는 임피던스 격리를 위해 반드시 강력한 레퍼런스 버퍼(Buffer Amp)를 박아주어야 합니다.

이러한 경우 데이터시트에는 DAC의 (보통 간략화된) 구조도가 표시되고 저항의 명목상 이론값(Nominal value)이 제공됩니다. 레퍼런스 입력 임피던스가 코드에 따라 변하지 않는 구조라면, 고정된 입력 임피던스 값이 명시되어야 합니다.

이토록 정밀한 회로라는 점을 감안하면 놀랍게도, 저항 네트워크 기반 DAC의 레퍼런스 입력 임피던스는 명확하게 딱 떨어지도록 정의되는 경우가 드뭅니다.

DAC에 레퍼런스 출력 터미널이 있는 경우, 규정된 정확도를 가진 특정 레퍼런스 전압을 외부로 출력해 줍니다. 여기에는 온도 계수(Temperature coefficient) 및 장기 안정성(Long-term stability) 규격도 함께 명시될 수 있습니다.

제공되는 레퍼런스 출력이 내부 버퍼를 거친 것(Buffered)일 수도 있고, 거치지 않은 것(Unbuffered)일 수도 있습니다. 버퍼를 거친 출력이라면 최대 출력 전류가 명시됩니다. 일반적으로 이러한 버퍼는 전류를 밀어내기(Source)만 하고 외부 전류가 출력 터미널 내부로 흘러 들어오는(Sink) 것은 허용하지 않는 단방향(Unidirectional) 출력단을 가집니다. 만약 버퍼가 푸시풀(Push-pull) 출력단을 가지고 있다면, 출력 전류는 ±특정 값 mA 형태로 정의될 것입니다. 레퍼런스 출력이 버퍼를 거치지 않은 형태라면 출력 임피던스가 명시되거나, 데이터시트에서 높은 입력 임피던스를 가진 외부 버퍼를 사용하라고 권장할 것입니다.

단방향(Unidirectional) vs 푸시풀(Push-pull) 버퍼의 차이

레퍼런스 출력단에 들어가는 버퍼의 구조도 유심히 봐야 합니다.

단방향(Source-only): 전류를 밀어내기만 하는 구조(예: NMOS Source Follower 등)입니다. 만약 DAC 코어 내부 스위치가 동작하면서 레퍼런스 라인으로 전하를 역으로 뿜어내는 킥백 노이즈(Kickback Noise/Charge Injection)를 발생시키면, 이 단방향 버퍼는 전류를 빨아들여서(Sink) 전압을 낮추는 능력이 없습니다. 따라서 레퍼런스 전압이 한 번 위로 튀면 제자리로 돌아오는 정착 시간(Settling Time)이 영원히 걸릴 수 있습니다.
푸시풀(Push-pull): 전류를 밀고 당기는 능력이 둘 다 있으므로 킥백 노이즈를 빠르게 억제(Damping)할 수 있어, 고속 컨버터 아키텍처에서는 대개 푸시풀 형태의 연산 증폭기를 레퍼런스 버퍼로 설계하는 것이 정석입니다.

DAC Output 고려사항

DAC의 출력은 전압 형태일 수도 있고 전류 형태일 수도 있습니다. 어떤 경우든 출력 임피던스(Output impedance)를 파악하는 것이 중요합니다. 만약 전압 출력이 버퍼(Buffer)를 거친 형태라면, 출력 임피던스는 낮을 것입니다.

전류 출력과 버퍼를 거치지 않은 전압 출력은 모두 상대적으로 높은 임피던스를 가지며, 순수 저항(Resistive) 성분뿐만 아니라 리액턴스(Reactive, 커패시턴스 및 인덕턴스) 성분도 규격에 함께 명시되어 있을 가능성이 높습니다.

리액턴스 성분(C_OUT)의 공포: "왜 고속 DAC에서 속도가 안 날까?"

버퍼가 없는 전압 출력이나 전류 출력 DAC는 출력 임피던스가 높습니다. 여기에 순수 저항뿐만 아니라 리액턴스(Reactive) 성분이 명시된다고 경고합니다.

하드웨어적 본질: 칩 레벨에서 이 리액턴스의 정체는 대부분 출력 패드(Pad)에 매달린 수많은 스위치 트랜지스터들의 드레인 기생 커패시턴스(C_db 단자들이 병렬로 묶인 총합)입니다.
설계자 고충: 이 거대한 기생 커패시턴스(C_OUT)는 출력을 받아주는 외부 부하 저항(R_L)과 만나 주파수 도메인에서 '출력 폴(Output Pole, ω_p = 1/(R_L * C_OUT)'을 형성합니다. 아무리 내부 스위치를 GHz 속도로 빨리 껐다 켜도, 이 출력 폴이 주파수 대역폭을 꽉 막아버리면 출력 전압이 제시간에 차오르지 못해 고속 동작에서 글리치(Glitch)와 왜곡이 폭발하게 됩니다.

일부 DAC 아키텍처는 출력 임피던스가 DAC에 인가되는 디지털 코드의 함수로 표현되는(즉, 코드에 따라 변하는) 출력 구조를 가지며, 이는 데이터시트에 명확히 기재되어 있어야 합니다.

이론적으로 전류 출력은 그라운드 전위(0 V)의 0Ω 노드에 연결되어야 합니다. 하지만 실제 환경에서는 0이 아닌 임피던스 및 전압 조건에서 동작하게 됩니다.

전류 출력이 (이론적 가정인 0 V로부터) 얼마나 큰 전압 변동(편차)을 견뎌낼 수 있는지는 '컴플라이언스(Compliance, 출력 전압 범위)'라는 항목 아래에 정의되어 있으며, 전류 출력형 DAC의 종단(Termination) 회로를 설계할 때 이 규격을 반드시 준수해야 합니다. ( 포화 영역을 유지하며 정전류를 정상적으로 뿜어낼 수 있는 출력 핀의 허용 전압 마진을 '컴플라이언스 전압 범위'라고 부릅니다. )

Basic DAC Structures

출력을 레퍼런스(기준 전압)와 그라운드 사이, 또는 크기가 같은 양(+)과 음(-)의 레퍼런스 전압 사이에서 전환하는 체인지오버 스위치(단극쌍투, SPDT 스위치)를 그림 3.3에 나타난 바와 같이 1비트 DAC로 간주하는 것은 타당합니다.

이러한 단순한 장치는 수많은 더 복잡한 DAC 구조의 핵심 구성 요소가 되며 기본적인 아날로그 컴포넌트로 사용됩니다.

ADC - Two Tone Intermodulation Distortion (IMD)

semikang — Tue, 23 Jun 2026 12:35:18 +0900

Two Tone Intermodulation Distortion (IMD)는 개 서로 주파수가 비교적 가까운 두 개의 순수한 정현파(사인파) 신호 f_1과 f_2를 ADC에 동시에 인가하여 측정합니다.

지금까지는 주파수 판에 '단 하나의 맑은 사인파(Single-Tone)'만 넣고 칩을 평가했습니다. 하지만 현실 세계의 무선 통신(RF) 환경은 절대 그렇지 않죠. 안테나에는 수많은 기지국 신호와 옆집 채널 신호들이 동시에 섞여 들어옵니다.

이렇게 두 개 이상의 주파수 성분이 비선형적인 ADC 격자판을 동시에 밟을 때 발생하는 상호 간섭 붕괴 현상을 다루는 지표입니다.

두 정현파가 동위상(In-phase)으로 더해질 때 전압이 두 배로 커져 ADC에서 파형이 잘리는 클리핑(Clipping) 현상이 발생하는 것을 방지하기 위해, 각 톤의 진폭은 풀스케일보다 조금 더 낮은 -6 dB 미만(보통 -7 dBFS 등)으로 설정됩니다.

수학적으로 크기가 A인 사인파 두 개가 완벽하게 위상이 일치하는 순간(In-phase), 순간 최고 진폭은 2A가 됩니다. 전압이 2배가 된다는 것은 로그 스케일로 +6 dB 커진다는 뜻입니다.

2차 및 3차 상호변조 왜곡 성분(Products)들의 위치는 그림 2.57에 나와 있습니다. 2차 왜곡 성분들은 디지털 필터를 사용하여 쉽게 제거할 수 있는 주파수 대역에 위치한다는 점에 주목하십시오.

2차 상호변조 성분 (IMD2)

종류: 두 주파수를 서로 더하거나 뺀 자리(f_2 - f_1, f_2 + f_1) 및 각 주파수의 2배 자리(2f_1, 2f_2)에 생깁니다.
그림 2.57 매칭: 1 MHz(6-5), 10 MHz(2*5), 11 MHz(5+6), 12 MHz(2*6) 자리에 핀이 꽂힙니다.
엔지니어의 평가: 원래 신호(5, 6 MHz)와 거리가 아주 멀리 떨어져 있습니다. 이 녀석들은 나중에 디지털 통과 필터(Bandpass Filter)를 조금만 돌려도 아주 깨끗하게 싹둑 잘라버릴 수 있어서 별로 무섭지 않은 순한 맛 왜곡입니다.

그러나 3차 왜곡 성분인 2f_2 - f_1 및 2f_1 - f_2는 원래 신호 주파수와 아주 가깝게 붙어 있기 때문에 필터링하기가 훨씬 더 까다롭습니다. 별도의 명시가 없다면, 일반적으로 Tow Tone IMD라고 하면 이 3차 왜곡 성분(IMD3)들을 의미합니다.

3차 상호변조 성분 (IMD3)

종류: 한쪽 주파수의 2배에서 다른 쪽을 뺀 융합 자리(2f_1 - f_2, 2f_2 - f_1)에 생깁니다.
그림 2.57 매칭: 2*5 - 6 = 4 MHz 자리에 하나, 2*6 - 5 = 7 MHz 자리에 하나가 꽂힙니다.
엔지니어의 평가: 이게 바로 지옥입니다. 원래 신호가 5 MHz와 6 MHz인데, 왜곡 유령인 4 MHz와 7 MHz가 원래 신호 바로 옆구리에 칼날처럼 바짝 붙어서 솟구칩니다. 만약 통신 채널 대역폭이 조금만 넓으면 이 IMD3 성분들은 필터로 걸러내지 못하고 진짜 신호 내부로 침범해 데이터를 통째로 오염시킵니다. 그래서 업계에서 "이 컨버터 상호변조 특성(IMD)이 몇이냐?"라고 물으면 100이면 100 이 3차 왜곡(IMD3) 값을 의미합니다.

IMD 왜곡 성분의 값은 두 원본 톤의 합산 전력이 아니라, 두 원본 톤 중 '어느 한 개별 톤의 전력'을 기준으로 한 상대적 크기(dBc)로 표현됩니다.

기준점 표기 주의 (dBc의 기준)

이 IMD3 칼날의 키를 잴 때, 두 신호 전력의 합산(Total Power)을 기준으로 재면 점수가 더 좋게 나오는 착시가 생깁니다. 따라서 표준 규격은 "두 원본 신호 중 '단일 톤 한 개(Either of the two tones)'의 대가리를 기준으로 삼아 격차를 구한다"라고 엄격하게 정의하고 있습니다

그러나 만약 두 톤의 주파수가 f_s/4 근처에 위치한다면, 기본파들의 3차 고조파(3rd Harmonics)가 앨리어싱되어 들어오면서 실제 2f_2 - f_1 및 2f_1 - f_2 성분을 정확히 식별하기 어렵게 만들 수 있음에 유의해야 합니다.

마찬가지로, 두 톤의 주파수가 f_s/3 근처라면 앨리어싱된 2차 고조파들이 측정을 방해할 수 있습니다. 원리는 동일합니다. f_s/3의 2차 고조파는 2f_s/3이며, 이 성분의 앨리어싱 역시 f_s - 2f_s/3 = f_s/3 자리에 겹쳐서 나타나게 됩니다.

ADC - Dynamic Performance (5) Spurious Free Dynamic Range (SFDR)

semikang — Tue, 23 Jun 2026 12:20:25 +0900

통신 애플리케이션에 사용되는 ADC에서 아마도 가장 중요한 규격(사양)은 바로 SFDR일 것입니다.

ADC의 SFDR은 관심 대역폭 내에서 측정된 기본파 신호의 RMS 진폭과 가장 높은 피크 불요파(스퍼, Spur) 성분의 RMS 값 사이의 비율로 정의됩니다. 별도의 언급이 없다면, 이 대역폭은 DC부터 f_s/2까지의 나이퀴스트 대역폭으로 가정합니다.

가끔 주파수 스펙트럼은 관심 신호를 포함하는 대역 내(In-band) 영역과 디지털 필터로 걸러낼 수 있는 대역 외(Out-of-band) 영역으로 나뉩니다. 이 경우, 각각 대역 내 SFDR 규격과 대역 외 SFDR 규격이 개별적으로 명시될 수 있습니다.

대역 내 (In-band): 내가 안테나를 통해 진짜 복조해서 데이터로 읽어야 하는 소중한 주파수 구역입니다. 만약 ADC 내부 왜곡 때문에 이 구역 안에 하필 최악의 스퍼(Worst Spur)가 툭 떨어지면 디지털 단에서 필터로 걸러낼 방법이 없습니다. 신호가 그대로 오염됩니다.
대역 외 (Out-of-band): 내가 안드로메다로 버릴 구역입니다. 여기에 아무리 높은 왜곡 스파이크(스퍼)가 솟구쳐 있더라도, ADC 뒷단의 DSP(디지털 신호 처리기)에서 디지털 로우패스/밴드패스 필터를 세게 돌려 싹둑 잘라버리면 그만입니다.

SFDR은 일반적으로 신호 진폭의 함수로 플롯되며, 그림 2.54에 나타난 바와 같이 입력 신호 진폭을 기준으로 한 단위(dBc) 또는 ADC의 풀스케일을 기준으로 한 단위(dBFS)로 표현될 수 있습니다.

SFDR (dBc) [진짜 신호 기준 자로 재기]
- 측정선: 내가 넣어준 진짜 신호 꼭대기(INPUT SIGNAL LEVEL)부터 바닥에서 가장 높게 치솟은 녀석(WORST SPUR LEVEL)까지의 순수 격차입니다.
- 실무 특징: 만약 입력 신호 크기를 아래로 줄이면 신호 꼭대기 점이 내려가므로, dBc 화살표의 시작점도 같이 내려갑니다.
SFDR (dBFS) [칩 천장 기준 자로 재기]
- 측정선: 칩이 받아들일 수 있는 절대적인 최대 천장 라인(FULL SCALE)에서부터 가장 높은 WORST SPUR LEVEL까지 내리꽂은 화살표 길이입니다.
- 실무 특징: 입력 신호를 크게 넣든 작게 넣든 상관없이, 이 칩이 만들어내는 최악의 쓰레기 찌꺼기(스퍼)가 천장 레벨 대비 얼마나 안전하게 밑바닥에 박혀 있는지를 잴 때 씁니다.

풀스케일(Full-scale)에 근접한 신호의 경우, 피크 주파수 스퍼(Spur)는 일반적으로 기본파의 초기 몇 개 고조파(Harmonics) 중 하나에 의해 결정됩니다.

그러나 신호 레벨이 풀스케일보다 수 dB 아래로 떨어지면, 일반적으로 입력 신호의 직접적인 고조파가 아닌 다른 스퍼들이 발생합니다. 이는 앞서 논의한 ADC 전달 함수의 미분 비선형성(DNL) 때문입니다.

따라서 SFDR은 왜곡의 원인(고조파 성분인지 여부)과 관계없이 모든 왜곡 소스를 고려합니다.

AD6645는 높은 SFDR 성능이 필수적인 통신 애플리케이션용으로 설계된 14비트, 80 MSPS 광대역 ADC입니다.

80 MSPS의 샘플링 주파수와 69.1 MHz 입력 신호에 대한 단일 톤(Single-tone) SFDR이 그림 2.55에 나와 있습니다. 전체 제1 나이퀴스트 존(DC부터 40 MHz까지)에 걸쳐 최소 89 dBc의 SFDR을 달성했음에 주목하십시오.

AD6645의 신호 진폭에 따른 SFDR 함수가 그림 2.56에 나와 있습니다. 신호 진폭의 전체 범위에 걸쳐 SFDR이 90 dBFS보다 크게 유지된다는 점에 주목하십시오.

SFDR 그래프에서 관찰되는 급격한 변화(불연속적인 계단 현상)는 ADC 전달 함수의 미분 비선형성(DNL) 때문에 발생합니다.

결론 :

아무리 촘촘한 16비트 ADC를 설계하더라도, 리소그래피 공정 장비의 미세한 뒤틀림이나 커패시터 매칭 오차로 인해 중간에 '툭 튀어나온 가혹한 불량 계단 한 칸(DNL)'이 존재한다면 그 칩의 SFDR은 12비트 칩보다도 못하게 나올 수 있습니다.

따라서 고속 통신 시스템을 빌드업할 때는 단순히 "14비트에서 16비트로 업그레이드했으니 왜곡 스퍼도 당연히 사라지겠지?"라고 안일하게 예측하면 절대 안 되며, Linearity(선형성) 아키텍처 공정이 얼마나 정밀하게 Worst-case 계단을 통제하고 있는가를 SFDR 곡선으로 확인해야 무결점 RF 수신단을 완성할 수 있습니다.

ADC - Dynamic Performance (4) 아날로그 대역

semikang — Mon, 22 Jun 2026 14:30:36 +0900

ADC의 아날로그 대역폭은 (FFT 분석으로 결정되는) 입력 주파수를 가변하는 기본파 소사(Swept) 신호의 주파수 출력이 3 dB 감소하는 지점의 주파수를 의미합니다.

이는 소신호 대역폭(SSBW—Small Signal Bandwidth) 또는 풀스케일 신호 대역폭(FPBW—Full Power Bandwidth, 전전력 대역폭) 중 하나로 명시될 수 있으므로, 제조업체마다 사양을 표기하는 방식에 큰 차이가 있을 수 있습니다.

소신호 대역폭 (SSBW): 입력 신호의 크기를 풀스케일의 10% 수준으로 아주 작게 쪼개서 넣고 잽니다. 신호가 작으니 아날로그 내부 버퍼가 덜 힘들어해서 대역폭 숫자가 아주 높고 예쁘게 나옵니다.
전전력 대역폭 (FPBW): 입력 신호를 격자판 천장에 꽉 차는 풀스케일(0 dBFS)로 밀어 넣고 거칠게 잽니다. 칩이 낼 수 있는 '진짜 최대 대역폭'입니다.

증폭기(Amplifier)와 마찬가지로, 컨버터의 아날로그 대역폭 사양이 ADC가 해당 대역폭 주파수까지 우수한 왜곡 성능을 유지한다는 것을 의미하지는 않습니다. 사실 대부분의 ADC의 SINAD(또는 ENOB)는 입력 주파수가 실제 3-dB 대역폭 주파수에 도달하기 훨씬 전부터 상당히 저하되기 시작합니다.

그림 2.53은 FPBW가 1 MHz인 ADC의 ENOB 및 풀스케일 주파수 응답을 보여줍니다. 그러나 보시다시피 ENOB는 100 kHz를 넘어서면서부터 이미 급격히 떨어지기 시작합니다.

맨 위 곡선 (GAIN - FS INPUT): 주파수가 쭉 가다가 1 MHz 지점에서 딱 -3 dB 꺾입니다. 즉, 이 칩의 마케팅용 스펙인 FPBW는 1 MHz입니다. 칩 제조사는 "우리 ADC는 1 MHz 신호도 받아들일 수 있습니다!"라고 광고할 것입니다.
가운데 곡선 (ENOB - FS INPUT): 하지만 종합 실전 성적표인 ENOB 곡선을 보면, 평탄하게 잘 가다가 1 MHz 근처는커녕 100 kHz를 넘자마자 아래로 벼랑 끝 낙하하듯 곤두박질칩니다.

이 현상이 발생하는 이유는, 아날로그 입력 버퍼와 샘플 앤 홀드 회로가 1 MHz 신호를 받아들여서 뒤로 '넘겨주는 행위(Gain)' 자체는 간신히 해내고 있지만, 주파수가 100 kHz만 넘어가도 속도를 못 따라가서 파형을 엉망진창으로 찌그러트리며 고조파 왜곡(THD)과 지터 노이즈를 폭발시키고 있기 때문입니다.

결론

"ADC 대역폭이 1 MHz라는 것은 1 MHz 신호를 넣었을 때 칩이 '기절하지 않고 신호 구경은 할 수 있다'는 뜻일 뿐, '정밀하게 디지털로 바꿀 수 있다'는 뜻이 아니다."

결국 이 칩은 스펙상 대역폭이 1 MHz일지라도, 실제로 왜곡 없이 온전한 해상도를 유지하며 쓸 수 있는 '진짜 실전 유효 주파수 대역'은 100 kHz가 한계인 셈입니다.

그래서 고속 신호처리 시스템을 설계할 때는 칩이 자랑하는 아날로그 대역폭 타이틀 숫자에 속으면 안 되고, 내 타깃 주파수에서 ENOB 곡선이 붕괴하지 않고 평탄함을 유지하고 있는가를 주파수 축에서 추적하는 것이 훨씬 중요합니다.

ADC - Dynamic Performance (3) 신호 대 잡음 및 왜곡비(SINAD), 신호 대 잡음비(SNR), 유효 비트 수(ENOB)

semikang — Mon, 22 Jun 2026 14:20:17 +0900

SINAD와 SNR은 제조사마다 그 정확한 의미(정의)에 여전히 약간의 차이가 존재하므로 주의 깊게 살펴볼 필요가 있습니다.

신호 대 잡음 및 왜곡비(SINAD, 또는 S/(N+D))는 기본파 신호의 RMS 진폭과, 고조파를 포함하되 DC 성분은 제외한 모든 주파수 성분들의 제곱합의 제곱근(RSS) 평균치 사이의 비율입니다(그림 2.51 참조).

S (Signal, 신호): 우리가 ADC에 인가해 준 진짜 메인 신호(기본파, Fundamental)의 실효값(RMS) 전력입니다. FFT 화면에서 가장 높게 솟구친 주인공 칼날입니다.
N (Noise, 잡음): 이론적인 반올림 오차인 양자화 잡음부터 회로 내부의 열잡음, 클록 지터 등으로 인해 주파수 바닥에 깔린 잔디밭(Noise Floor)의 총에너지입니다.
D (Distortion, 왜곡): 칩 내부의 비선형성(INL/DNL) 때문에 찌그러져서 생겨난 2차, 3차 고조파(Harmonics) 칼날들과 자잘한 불요파(Spurs)의 총에너지입니다.

SINAD는 잡음(열잡음 포함)과 왜곡을 구성하는 모든 성분을 포함하기 때문에, 입력 주파수의 함수에 따른 ADC의 전반적인 동적(Dynamic) 성능을 나타내는 훌륭한 지표가 됩니다. 이는 다양한 입력 진폭 조건에 대해 플롯(그래프화)되곤 합니다.

잡음 측정을 위한 대역폭 조건이 같다면 SINAD는 THD + N과 본질적으로 같습니다. AD9226 12비트, 65 MSPS ADC의 대표적인 특성 그래프가 그림 2.52에 나와 있습니다.

SINAD 그래프는 고주파 왜곡으로 인해 ADC의 AC 성능이 저하되는 지점을 보여주며, 일반적으로 나이퀴스트 주파수(f_s/2)보다 훨씬 높은 주파수 대역까지 플롯하여 언더샘플링(Undersampling) 응용 분야에서의 성능을 평가할 수 있도록 합니다.

SINAD는 이상적인 N비트 ADC의 이론적 SNR 공식인 SNR = 6.02N + 1.76 dB의 관계를 활용하여 유효 비트 수(ENOB)로 자주 변환됩니다. 이 방정식을 N에 대해 풀고 SNR 자리에 SINAD 값을 대입하면 다음과 같습니다.

신호 대 잡음비(SNR, 또는 고조파를 제외한 SNR)는 계산에서 신호의 고조파 성분들을 제외하고 오직 잡음(Noise) 항들만 남겨둔다는 점을 제외하면 SINAD와 동일하게 계산됩니다. 실제로는 처음 5개의 고조파가 지배적인 크기를 가지기 때문에 이 5개만 제외하면 충분합니다.

SNR 그래프 역시 고주파로 갈수록 저하되지만, 고조파 성분들이 배제되었기 때문에 SINAD만큼 급격하게 나빠지지는 않습니다.

현재 많은 ADC 데이터시트가 SINAD를 다소 느슨하게(모호하게) SNR이라고 지칭하는 경우가 많으므로, 엔지니어는 이러한 사양을 해석할 때 각별히 주의해야 합니다.

EX)

데이터시트에 SINAD = 68 dB라고 적혀 있으면, 시스템 아키텍트 입장에서는 이게 좋은 건지 나쁜 건지 감이 잘 안 옵니다. 이때 공식에 대입하면 다음과 같이 나옵니다.

"14비트짜리 ADC 칩을 사서 고주파를 먹였더니, 모든 노이즈와 왜곡을 합산한 실전 해상도는 딱 11비트짜리 완벽한 ideal ADC처럼 일하고 있구나"라고 한눈에 파악할 수 있게 해주는 척도입니다.

ADC - Dynamic Performance (2) Total Harmonic Distortion (THD)

semikang — Mon, 22 Jun 2026 13:34:04 +0900

ADC의 왜곡을 정량화하는 방법에는 여러 가지가 있습니다. FFT 분석을 사용하여 신호의 다양한 고조파(Harmonics) 진폭을 측정할 수 있습니다.

입력 신호의 고조파들은 주파수 스펙트럼 상에서의 위치를 통해 다른 왜곡 성분들과 구별할 수 있습니다.

그림 2.50은 20 MSPS로 샘플링된 7 MHz 입력 신호와 처음 9개 고조파들의 위치를 보여줍니다.

입력 주파수 f_a의 앨리어싱된(접혀 들어온) 고조파들은 다음 식과 같은 주파수 지점들에 위치하게 됩니다.

2차 및 3차 고조파는 대개 크기가 가장 큰 경향이 있기 때문에 일반적으로 데이터시트에 스펙으로 명시되는 유일한 고조파들이지만, 일부 데이터시트에는 최악의 고조파(Worst harmonic) 값이 별도로 명시되기도 합니다.

① 고조파(Harmonics)란 무엇인가?

ADC 내부 회로가 완벽하게 선형적이지 못해 신호가 미세하게 찌그러지면, 입력해 준 원래 주파수(f_a)의 정수 배(2배, 3배, 4배...)에 해당하는 유령 주파수 성분들이 태어납니다. 이를 고조파라고 부릅니다.

예시에서 입력 신호 f_a = 7 MHz이므로, 원래대로라면 2차는 14 MHz, 3차는 21 MHz, 4차는 28 MHz 같은 초고주파 자리에 생겨나야 합니다.

② 수식 ± K f_s ± n f_a의 실제 계산법

하지만 우리는 앞 단원에서 디지털의 돋보기 화면(제1 나이퀴스트 존)은 오직 0 ~ f_s/2 대역까지만 볼 수 있다고 배웠습니다. 여기서는 샘플링 속도가 f_s = 20 MSPS이므로, 화면 천장은 10 MHz로 딱 막혀 있습니다.

따라서 10 MHz를 넘어가는 높은 차수의 고조파들은 나이퀴스트 거울에 반사되어 제1존(0 ~ 10 MHz) 안으로 앨리어싱(접힘)되어 굴러떨어집니다. 본문에 나온 수식에 값을 대입해 보면 그림 2.50의 스파이크 위치가 기가 막히게 맞아떨어집니다.

진짜 신호 (n=1): 당연히 원래 주소인 7 MHz에 찍힙니다.
2차 고조파 (n=2): 원래는 14 MHz입니다. 천장(10 MHz)을 넘었으므로 거울에 반사됩니다. 수식에 K=1을 넣으면 |-1 * 20 + 14| = |-6| = 6 MHz 자리에 2차 고조파 스파이크가 뜹니다.
3차 고조파 (n=3): 원래는 21 MHz입니다. 샘플링 주파수인 20 MHz와 단 1 MHz 차이밖에 안 나므로, |-1 * 20 + 21| = 1MHz 자리에 안착합니다.
4차 고조파 (n=4): 원래는 28 MHz입니다. |-1 * 20 + 28| = 8 MHz이므로 8 MHz 자리에 떨어집니다.
이런 식으로 9차 고조파까지 제1 나이퀴스트 존 내부로 역산해 보면 화면에 다음과 같은 순서로 칼날들이 조밀하게 배치됩니다.
- 1 MHz: 3차 고조파
- 2 MHz : 6차 고조파
- 3 MHz : 9차 고조파
- 4 MHz : 8차 고조파
- 5 MHz : 5차 고조파
- 6 MHz : 2차 고조파
- 7 MHz : 진짜 원본 신호 (Fundamental)
- 8 MHz : 4차 고조파
- 9 MHz : 7차 고조파

고조파 왜곡은 보통 dBc(decibels below carrier) 단위로 명시되지만, 오디오 주파수 대역에서는 백분율(%)로 명시되기도 합니다.

고조파 왜곡은 일반적으로 풀스케일(Full-scale)에 근접한 입력 신호에서 명시되며, 이때 파형이 잘리는 클리핑(Clipping) 현상을 방지하기 위해 대개 풀스케일보다 0.5에서 1 dB 낮은 레벨을 인가합니다. 물론 이 왜곡 특성은 어떤 신호 레벨에서든 명시될 수 있습니다.

풀스케일보다 훨씬 낮은 신호의 경우, (직접적인 고조파가 아닌) 컨버터의 DNL(미분 비선형성)로 인해 발생하는 다른 왜곡 성분들이 시스템 성능을 제한할 수 있습니다.

신호가 클 때는 전체 아날로그 패스의 휨(INL)이 지배하므로 깨끗한 정수 배(2차, 3차) 고조파가 예쁘게 솟아오릅니다.
하지만 신호를 아주 작게 줄이면 INL 고조파들은 다 사라집니다. 대신 온 사방 격자판에 파편처럼 깔려 있던 자잘한 DNL(계단 오차) 지뢰들을 신호가 밟게 됩니다.

전고조파 왜곡(THD)은 기본파(Fundamental) 신호의 실효값(RMS)과 고조파 성분들의 제곱합의 제곱근(Root-Sum-Square, RSS) 값 사이의 비율입니다 (일반적으로 처음 5개의 고조파가 유의미한 크기를 가집니다).

ADC의 THD 역시 일반적으로 풀스케일(Full-scale)에 근접한 입력 신호에서 명시되지만, 어떤 레벨에서든 명시될 수 있습니다.

주파수 별로 파편화되어 흩어져 있던 개별 고조파 스파이크(2차, 3차...)들을 단 하나의 척도로 묶어서 칩의 총체적인 비선형성 성적을 매기는 THD의 정의 입니다.

THD 수식 계산의 매커니즘 :

전고조파 왜곡 및 잡음(THD + N)은 기본파(Fundamental) 신호의 실효값(RMS)과, 고조파 성분들에 모든 잡음 성분(DC 제외)을 더한 총합의 제곱합의 제곱근(Root-Sum-Square, RSS) 값 사이의 비율입니다.

THD: 바닥 잔디밭(노이즈)은 무시하고, 눈에 띄는 2차, 3차, 4차 등 정수 배 고조파 칼날들의 에너지만 합산합니다.
THD + N: 고조파 칼날들은 물론이고, 바닥에 넓게 깔린 양자화 잡음, 회로 열잡음, 그리고 DNL로 인해 사방에 흩뿌려진 자잘한 불요파(Non-harmonic Spurs)까지 통째로 더합니다. (오직 0 Hz 자리에 고정된 DC 오프셋만 제외합니다.)

잡음이 측정되는 구간인 대역폭(Bandwidth)이 반드시 명시되어야 합니다.

THD + N 스펙을 논할 때는 측정 대역폭을 밝히지 않으면 그 데이터는 아무 쓸모 없는 가짜 데이터가 됩니다.

왜냐하면 고조파 칼날은 특정 주파수에 고정되어 있어서 대역폭을 넓히든 좁히든 총량이 일정한 반면, 화이트 노이즈(Noise)는 대역폭을 넓게 잡으면 넓게 잡을수록 주머니에 담기는 총 에너지가 비례해서 계속 늘어나기 때문입니다. 즉, 측정 대역폭을 넓게 잡을수록 THD + N 점수는 무조건 나빠지게(더 지저분하게) 나옵니다.

FFT 분석을 수행하는 경우, 이 측정 대역폭은 DC부터 f_s/2까지가 됩니다.